SemiAnalysis: El EMIB-T de Intel reduce la brecha con TSMC en la carrera del empaquetado avanzado, mientras la HBM personalizada transforma la economía de los aceleradores de IA
Conferencia ECTC 2026, 2 de julio de 2026
La carrera armamentista del empaquetado avanzado dio un giro decisivo en la edición de este año de la Electronic Components and Technology Conference (ECTC), donde Intel reveló la imagen más completa hasta la fecha de su hoja de ruta para el EMIB-T y validó un rendimiento en pasos de protuberancia (bump pitches) que desafía directamente el dominio de la plataforma CoWoS de TSMC. Mientras tanto, el análisis técnico profundo de Marvell sobre la HBM personalizada revela cómo los diseñadores de aceleradores pueden recuperar el 60% del área de silicio actualmente consumida por las interfaces de memoria, un cambio con profundas implicaciones para la economía de las GPU a medida que Nvidia se prepara para implementar esta tecnología en su arquitectura Feynman.
La hoja de ruta del EMIB-T de Intel apunta a una victoria con el TPU v9 de Google
La presencia de Intel en la ECTC fue abrumadora, con 12 trabajos presentados frente a los escasos tres de TSMC, y la sustancia técnica estuvo a la altura del volumen. La compañía demostró el funcionamiento del EMIB-T con un paso de protuberancia de 36 micras en paquetes con el doble de contenido de silicio del tamaño de una retícula, lo que representa un aumento del 65% en la densidad de protuberancias frente al paso de 45 micras desplegado en Granite Rapids. Más importante aún, Intel está ampliando la validación a paquetes de silicio de 4,5 veces el tamaño de una retícula, con una certificación prevista para finales de 2026.
La hoja de ruta del paso de protuberancia se extiende aún más. Intel mostró un vehículo de prueba operando a un paso de 25 micras, conectando dos matrices de una retícula a través de un único puente EMIB-T de 3 milímetros por 18 milímetros. Sin embargo, por debajo de las 25 micras, Intel reconoció que las limitaciones de volumen de soldadura se vuelven lo suficientemente severas como para que el factor limitante pase de la densidad de enrutamiento del puente a la formación de protuberancias, la precisión de colocación y el rendimiento del ensamblaje.
Quizás lo más sorprendente fue la demostración de Intel de un panel de un cuarto de tamaño: un vehículo de prueba de 240 milímetros por 240 milímetros, equivalente a aproximadamente 67 retículas de área. La muestra exhibida en el stand presentaba una deformación severa a esa escala, pero el mensaje fue claro. Intel está evaluando enfoques de litografía avanzada para mantener las tolerancias de superposición en dimensiones de cuarto de panel e incluso de panel completo, aunque el manejo del sustrato y el modelado a nivel de panel siguen siendo restricciones de primer orden.
La arquitectura EMIB-T en sí ha evolucionado sustancialmente más allá de los puentes integrados que se envían en los productos actuales. Las secciones transversales de Intel revelaron 10 capas de metal, incluidas cuatro capas de enrutamiento, con condensadores de metal-aislante-metal (MIM) integrados entre M1 y M2. Las vías a través del silicio (TSV) que dan nombre al EMIB-T permiten la entrega de energía vertical directamente a través del puente, lo que reduce la caída de voltaje de CC entre un 68% y un 80% en comparación con el EMIB convencional, donde la energía debe distribuirse lateralmente a través del paquete y el enrutamiento del lado de la matriz.
Intel reveló una densidad de capacitancia de 500 nanofaradios por milímetro cuadrado para los condensadores MIM en el puente, aproximadamente comparable a la tecnología de proceso Intel 18A. La compañía afirma que estos condensadores mejoran la impedancia de CA de la red de entrega de energía en más de un 82% frente a un paquete EMIB-T sin condensadores de puente, abordando directamente el desafío de entrega de energía de la HBM4E.
Específicamente para la HBM4E, Intel simuló el rendimiento del canal a velocidades de 12 a 16 gigabits por segundo. A 12 gigabits por segundo, la compañía mostró aproximadamente un 67% de ancho de ojo de intervalo unitario sin ecualización de receptor, mejorando al 72,5% con un ecualizador de retroalimentación de decisión de un solo tap. El ancho de ojo del intervalo unitario se mantuvo por encima del 60% en todas las velocidades probadas con una modesta reducción de la capacitancia del pad.
A pesar de estos avances, Intel sigue por detrás de TSMC en varios vectores. TSMC ya ha implementado la integración de condensadores de zanja profunda (deep-trench) y está más avanzada en reguladores de voltaje integrados e interconexiones de silicio local activo. Intel ha revelado conceptos de condensadores de zanja profunda integrados en el núcleo del sustrato y condensadores que superan los 2.500 nanofaradios por milímetro cuadrado, pero ninguno ha aparecido en productos EMIB comerciales. El EMIB-T reduce la brecha de manera significativa, pero Intel todavía está alcanzando a un ecosistema que ha estado operando en volumen durante años. Las divulgaciones sugieren fuertemente que el EMIB-T está posicionado para el TPU v9 de Google, lo que representa el camino más creíble de Intel para volver a la fabricación de aceleradores de IA de gran paquete.
La HBM personalizada de Marvell resuelve el problema de la "línea de costa"
Las presentaciones de Marvell en la ECTC finalmente proporcionaron el detalle a nivel de paquete detrás de la HBM personalizada, un concepto que la compañía anunció en su Día del Analista de la Industria de 2024, pero que hasta ahora se había mantenido frustrantemente vago. La economía es directa y brutal: la HBM estándar de JEDEC obliga a cada acelerador a implementar PHY estándar y enrutar una interfaz paralela extremadamente ancha con una colocación de pads estandarizada. A medida que los paquetes crecen y las velocidades de HBM aumentan, ese límite fijo hace que sea progresivamente más difícil optimizar la "línea de costa" (shoreline), la densidad de enrutamiento, la entrega de energía y la integridad de la señal.
La HBM personalizada mantiene las matrices del núcleo de DRAM sin cambios, pero reemplaza la matriz base con una versión personalizada fabricada en un proceso lógico avanzado. Esa matriz base personalizada integra el controlador de HBM, capacidades de gestión y monitoreo, lógica personalizada e interfaces de expansión. Marvell afirma que este enfoque reduce la huella del ASIC anfitrión dedicada a las PHY de HBM y la lógica asociada en aproximadamente un 60%, liberando directamente área para más capacidad de cómputo, caché o E/S.
La mejora en el enrutamiento es igualmente significativa. El ejemplo de Marvell utilizó 1.024 canales a 32 gigabits por segundo, alcanzando 4,1 terabytes por segundo, equivalente a una interfaz JEDEC HBM4E de 2.048 bits a 16 gigabits por segundo. La interfaz personalizada acortó la longitud del canal del interpositor de 6,5 milímetros a 1,5 milímetros, lo que permitió a Marvell mantener las mismas nueve capas de enrutamiento y una línea y espacio de dos micras mientras aumentaba el ancho de banda.
La implementación de Marvell utiliza un interpositor de capa de redistribución (RDL) orgánica en lugar de silicio, lo que reduce los costos de empaquetado. El RDL orgánico está limitado a líneas y espacios mucho más gruesos que los interpositores de silicio en CoWoS-S o los puentes de silicio en CoWoS-L y EMIB-T, lo que obliga a Marvell a depender de blindaje y patrones de enrutamiento personalizados en diferentes secciones para maximizar la densidad de ancho de banda mientras controla la diafonía (crosstalk).
Las implicaciones estratégicas se extienden más allá de un solo producto. En la GTC, Nvidia anunció que Feynman utilizaría HBM personalizada, y la justificación se alinea con la de Marvell: mayor ancho de banda, menor consumo de energía y una reducción drástica del área de la matriz del acelerador consumida por las interfaces HBM. SemiAnalysis estima que aproximadamente el 16% del área de la matriz de la GPU Rubin está dedicada a la lógica y las PHY relacionadas con la HBM. La HBM personalizada permite a Nvidia descargar gran parte de esa carga en la matriz base de la HBM, recuperando silicio para el cómputo que genera ingresos.
La HBM personalizada también permite interfaces de expansión más allá del enlace estándar. En lugar de forzar todo el tráfico de memoria a través de la limitada línea de costa de la matriz del acelerador, la matriz base puede funcionar como un controlador de memoria secundario y expandirse a memoria adicional, ya sea LPDDR de mayor capacidad y menor ancho de banda o incluso una segunda capa de HBM. Esta arquitectura es directamente relevante para las próximas GPU MI450 y futuras MI500 de AMD, que admitirán LPDDR para una mayor capacidad de memoria.
La complejidad del interpositor HBM4E se duplica
La presentación de Samsung sobre el interpositor HBM4E cuantificó el desafío de empaquetado que enfrenta la industria. La HBM4E eleva las tasas de transferencia de datos a 12 gigabits por segundo y más, mientras duplica el recuento de pines de E/S, aumentando la complejidad del enrutamiento hasta el punto de que la HBM4E podría requerir el doble de capas de interpositor en comparación con la HBM3E y cinco veces más que la HBM2. Se espera que el consumo de energía aumente un 86% frente a la HBM3E y 5,6 veces frente a la HBM2 debido al mayor recuento de E/S y las tasas de datos más altas.
Samsung propuso un interpositor de silicio de ocho capas que, según afirma, reduce el número de capas en un 20% frente al requisito estimado. El interpositor utiliza una disposición escalonada repetida de dos señales y una tierra para blindar las señales de alta velocidad, con el 75% de las capas asignadas al enrutamiento de señales. El diseño incorpora condensadores de ultra alta densidad, probablemente similares a los condensadores MIM del EMIB-T de Intel o los condensadores de zanja profunda del CoWoS de TSMC, pero estos solo pueden colocarse en la capa M1, que también se utiliza intensamente para el enrutamiento de señales.
Si el enrutamiento está desequilibrado, los condensadores se desplazan a un lado de la interfaz, creando un comportamiento desigual de la red de entrega de energía entre los lados de la lógica y la HBM. El diseño de Samsung redistribuye el enrutamiento a través de M1 y otras capas para que los condensadores puedan colocarse de manera más uniforme en toda la interfaz, reduciendo la impedancia de la red de entrega de energía (PDN) y el ruido de voltaje, manteniendo al mismo tiempo la densidad de enrutamiento bajo control.
Samsung también abordó la térmica de la HBM, particularmente con la unión híbrida (hybrid bonding). Con la HBM de 16 alturas, la resistencia térmica sigue siendo aceptable, pero las futuras generaciones que pasen a 20 y 24 alturas requerirán nuevos enfoques. Samsung comparó la unión por compresión térmica y la unión híbrida de cobre para HBM en paquetes de GPU 2.5D similares a Nvidia Blackwell, con dos matrices de GPU y ocho pilas de HBM. La resistencia térmica interna de la HBM cayó un 12,2% con refrigeración por aire y un 12,9% con refrigeración líquida utilizando unión híbrida de cobre. La resistencia térmica total de la HBM cayó un 3,5% con refrigeración por aire y un 7,7% con refrigeración líquida.
El beneficio térmico es desigual porque la unión híbrida de cobre solo aborda parte de la red térmica. Samsung separó la ruta en resistencia interna, resistencia a nivel de sistema y diafonía entre GPU y HBM. La resistencia interna y la diafonía cayeron aproximadamente un 12,5% y un 9,8% respectivamente, pero la resistencia a nivel de sistema, incluidos los materiales de interfaz térmica y la refrigeración, aumentó aproximadamente un 2,3%.
A medida que más energía se traslada a la matriz base de la HBM, como en cargas de trabajo limitadas por memoria o implementaciones de HBM personalizada donde el controlador de memoria y más lógica se mueven a la matriz base, la diafonía térmica entre GPU y HBM se convierte en una parte menor de la resistencia térmica total, cayendo del 13% en la potencia base de la matriz a un 5% al triple de la potencia base. Samsung estima que pasar a la unión híbrida de cobre podría permitir que las temperaturas de entrada aumenten de uno a dos grados Celsius a potencia de paquete constante, o que la potencia del paquete aumente aproximadamente un 4% a temperatura constante, con una caída en la potencia de refrigeración de aproximadamente un 7%.
La refrigeración microfluídica permite paquetes de cinco kilovatios
TSMC demostró la refrigeración directa al silicio en un vehículo de prueba grande similar a una GPU en CoWoS-R, utilizando un interpositor de 3,3 veces el tamaño de una retícula con cuatro matrices SoC y ocho pilas de HBM. La compañía comparó tres enfoques: un paquete de placa fría con tapa convencional, un paquete de placa fría sin tapa y su diseño de micropilares directos al silicio, donde los micropilares se formaron directamente en la parte posterior de las matrices SoC.
Con la refrigeración convencional a uno o dos litros por minuto, un paquete con tapa disipó entre 1,9 y 2,3 kilovatios, mientras que el paquete sin tapa disipó entre 2,5 y 3,0 kilovatios, utilizando agua desionizada relativamente tibia a 40 grados Celsius. Ambas soluciones se saturan por encima de los cuatro litros por minuto porque el material de interfaz térmica se convierte en el cuello de botella. El vehículo de prueba de micropilares igualó el resultado de la placa fría sin tapa a dos litros por minuto, luego se adelantó a tasas de flujo más altas, disipando cuatro kilovatios a cuatro litros por minuto y 5,3 kilovatios a ocho litros por minuto. En todo el vehículo de prueba, TSMC informó una disipación de energía uniforme superior a cinco kilovatios.
Microsoft adoptó un enfoque diferente, utilizando microcanales rectos grabados en el silicio de la GPU en lugar de micropilares. Más importante aún, Microsoft realizó pruebas en una GPU Nvidia GH200 real en lugar de en un vehículo de prueba térmica, capturando la distribución térmica real y los puntos calientes con mayor precisión. Microsoft probó una variedad de cargas de trabajo en la GPU, incluidas HPCG y HPL, cada una con diferentes características de estrés de cómputo y memoria.
En estas cargas de trabajo, Microsoft informó una resistencia térmica de unión a entrada entre un 51% y un 60% menor para la GPU a una tasa de flujo de un litro por minuto. La HBM mejoró menos, solo entre un 27% y un 37%, porque todavía se enfriaba a través de una placa fría y material de interfaz térmica. En general, el paquete logró una reducción del 50% en la resistencia térmica.
Microsoft también proporcionó datos preliminares de confiabilidad, críticos para los despliegues en centros de datos que requieren alta confiabilidad y bajo tiempo de inactividad. Durante seis meses, Microsoft registró solo nueve eventos potenciales de obstrucción en aproximadamente 4.370 observaciones. La tasa disminuyó con el tiempo, lo que sugiere una inestabilidad inicial después de la instalación seguida de un período operativo más estable. Incluso después de seis meses, no hubo erosión de silicio medible en los microcanales. A nivel de nodo, la GH200 completó con éxito tres semanas de evaluaciones comparativas repetidas seguidas de una ejecución continua de una semana a potencia de paquete estable. Microsoft todavía está probando el tiempo medio entre fallos y la disponibilidad a nivel de clúster.
Marvell y Lightmatter impulsan las interconexiones ópticas
Las presentaciones de Marvell sobre su puente de interconexión multichip óptico (OMIB) y su tejido fotónico, ambos adquiridos a través de su compra de Celestial AI a principios de este año, revelaron un enfoque práctico a corto plazo para la integración fotónica más que los interpositores fotónicos completos. En lugar de fabricar un interpositor fotónico de múltiples retículas con implicaciones de rendimiento desafiantes debido a la unión de retículas, Marvell incrusta un circuito integrado fotónico (PIC) en el interpositor RDL orgánico solo donde es necesario, utilizando puentes eléctricos en otras regiones.
Como el PIC está incrustado en el RDL, sus acopladores de rejilla normalmente quedarían obstruidos después del sobremoldeado. Marvell coloca un bloque óptico de silicio o vidrio sobre la región de la rejilla antes del moldeado para mantener una trayectoria óptica hacia la superficie superior donde se puede conectar la unidad de matriz de fibra. El vehículo de prueba OMIB de Marvell tiene una matriz XPU principal y seis matrices EIC encima, con seis PIC, seis puentes eléctricos y 12 matrices de condensadores de zanja profunda incrustados en el interpositor. El interpositor RDL de aproximadamente dos veces el tamaño de una retícula utiliza cuatro capas con una línea y espacio de dos micras.
Marvell mostró una XPU conceptual de múltiples matrices con interconexiones ópticas de chip a chip para reducir la latencia y el número de saltos. La compañía afirma que el OMIB elimina las limitaciones de la línea de costa, ya que el mismo puente puede enrutar enlaces de matriz a matriz en el paquete e interconexiones ópticas externas. Marvell cita una densidad de ancho de banda de 1,8 terabits por segundo por milímetro cuadrado con este enfoque.
A corto plazo, los motores ópticos apilados verticalmente como el COUPE de TSMC son más alcanzables que las conexiones estilo OMIB o un interpositor fotónico completo. Marvell conecta el EIC y el PIC utilizando microprotuberancias a un paso de 50 micras, luego monta el motor resultante en el sustrato del paquete o en un interpositor. La configuración del sustrato puede utilizar un bus paralelo similar a UCIe-S a un paso C4 grueso de 130 micras, mientras que la configuración del interpositor puede utilizar una interfaz UCIe-A a un paso más ajustado de 40 a 45 micras. Marvell prefiere el enfoque del sustrato debido a su simplicidad y mejor aislamiento térmico.
Marvell probó un motor óptico utilizando un EIC de cinco nanómetros, probablemente TSMC N5, con cuatro pares de transmisión-recepción de 56 gigabits por segundo para 224 gigabits por segundo en cada dirección. El diseño utiliza moduladores de electroabsorción en lugar de los moduladores de microranillo preferidos por otras compañías, citando una mejor estabilidad térmica y un rango de longitud de onda operativa más amplio. Si bien estas ventajas son reales, SemiAnalysis cree que los EAM resultarán difíciles de fabricar a escala.
Marvell también comparó las características térmicas de un motor óptico conectado a través de UCIe-S en el sustrato y UCIe-A, tanto en un interpositor de silicio como sobre un puente de silicio. Bajo carga completa de XPU, la temperatura del PIC aumentó menos de cinco grados Celsius en el sustrato, frente a aproximadamente 25 grados Celsius en el interpositor y aproximadamente 20 grados Celsius con el puente. La baja conductividad térmica del sustrato orgánico y el espacio de aire relativamente grande a escala milimétrica aíslan el PIC. En ambas configuraciones de UCIe-A, el silicio de paso fino cerca de la XPU proporciona una ruta térmica de baja resistencia.
Los transitorios térmicos ocurren dentro de aproximadamente 30 milisegundos de un cambio en el estado de energía de la XPU. El PIC se calienta a aproximadamente 10 grados Celsius por segundo en el sustrato orgánico, frente a aproximadamente 100 grados Celsius por segundo con el puente y aproximadamente 120 grados Celsius por segundo en el interpositor. Marvell argumenta que el voltaje de polarización del EAM se puede ajustar electrónicamente lo suficientemente rápido como para rastrear estos cambios, mientras que los moduladores de anillo requieren bucles de calentador y retroalimentación limitados por constantes de tiempo más lentas.
Lightmatter proporcionó una mirada mucho más profunda al proceso de ensamblaje, la conexión de fibra y los resultados de empaquetado para integrar el interpositor fotónico de múltiples retículas con chiplets ASIC en su Passage M1000. El vehículo de prueba utiliza un ensamblaje de chip sobre oblea para conectar 15 chiplets ASIC a un interpositor M1000 de cuatro mosaicos. SemiAnalysis estima que el interpositor mide aproximadamente 2.100 milímetros cuadrados, aproximadamente la mitad de la configuración de ocho mosaicos de 4.000 milímetros cuadrados mostrada en Hot Chips 2025.
La conexión de un interpositor de silicio de este tamaño a un sustrato orgánico crea una deformación severa. El módulo alcanzó aproximadamente 59 micras de deformación a la temperatura de reflujo de 260 grados Celsius, y aproximadamente 56 micras después de enfriarse a temperatura ambiente. Con un interpositor de 118 micras de espesor y protuberancias C4 a un paso de aproximadamente 176 micras, esto es suficiente para comprometer la formación de juntas. Lightmatter utilizó un accesorio magnético para mantener el sustrato plano durante la conexión e informó un rendimiento de ensamblaje eléctrico superior al 95%, con juntas de microprotuberancia y C4 saludables en todo el paquete.
Lightmatter utilizó un chip de prueba térmica con cuatro cuadrantes alimentados independientemente, cada uno disipando 170 vatios, lo que resultó en una densidad de potencia de 1,47 vatios por milímetro cuadrado en el área activa de 369 milímetros cuadrados. A esta potencia, el interpositor fotónico alcanzó aproximadamente 100 grados Celsius utilizando un refrigerante a 25 grados Celsius que fluía a 1,8 litros por minuto por kilovatio. Esto valida la refrigeración de 680 vatios desde un área de chip de prueba concentrada en un paquete diseñado para más de 900 vatios en casi tres retículas de silicio ASIC.
La unión híbrida se acerca al paso de 450 nanómetros
El progreso en la unión híbrida de cobre se centró en dos enfoques de materiales que abordan el desafío persistente de mantener interfaces extremadamente planas y limpias mientras se reduce la temperatura de unión. El primero utiliza dieléctricos orgánicos cuya conformidad mecánica aumenta la tolerancia a las partículas y la rugosidad de la superficie, al tiempo que reduce el estrés de unión. Mitsui Chemicals y ASE demostraron la unión de cobre y polímero sin presión a 200 grados Celsius y un paso de 10 micras. TOK y NYCU demostraron un proceso de unión de 10 segundos a 150 grados Celsius, con muestras unidas a 200 grados Celsius manteniendo una resistencia estable a través de las pruebas de confiabilidad.
El segundo enfoque utiliza cobre de grano fino. Su mayor densidad de límites de grano acelera la difusión del cobre a temperaturas más bajas, con el crecimiento de grano posterior aumentando la conductividad. Intel combinó cobre de grano fino con una pila dieléctrica de baja temperatura, logrando una unión de oblea uniforme después de recocidos a 175 y 200 grados Celsius. El rendimiento eléctrico fue de alrededor del 60% en dos de las tres muestras, aunque Intel describió estos resultados como un límite inferior debido a las limitaciones del vehículo de prueba y el sondeo. Los experimentos utilizaron vehículos de prueba de oblea a oblea en lugar del proceso de matriz a oblea al que apunta la tecnología.
El paso más agresivo provino de Applied Materials y EV Group, que demostraron una unión de oblea a oblea con un paso de 450 nanómetros con un rendimiento del 98% a través de una cadena de 20 millones de enlaces. El análisis de fallas asoció los enlaces abiertos con residuos de benzotriazol ricos en carbono en la interfaz de cobre. Una pila de barrera de TaN y Ta depositada por PVD mejoró significativamente el rendimiento. CEA-Leti logró por separado un rendimiento superior al 97% después de un recocido a 100 grados Celsius sin activación por plasma.
Juntos, estos resultados demuestran que reducir el paso y la temperatura de unión requiere que el cobre, el dieléctrico, el pulido químico-mecánico, la preparación de la superficie y el recocido se co-optimicen para lograr una unión híbrida con baja deformación y sin grietas. El refinamiento continuo por parte de los proveedores de materiales y los vendedores de equipos debería mejorar el rendimiento posterior a la unión a partir de 2027 en adelante.
Los sustratos de vidrio progresan, pero el SeWaRe sigue sin resolverse
El impulso de los sustratos de vidrio disminuyó algo este año, con menos trabajos innovadores presentados en la ECTC. El problema sin resolver sigue siendo el SeWaRe, la grieta lateral que comienza en un borde de vidrio cortado bajo estrés de RDL. Georgia Tech caracterizó la falla experimentalmente, mientras que Corning utilizó análisis de elementos finitos, peridinámica y mecánica de fractura analítica para modelar su propagación, mostrando que las capas rígidas de cobre dirigían las grietas hacia el plano medio del vidrio, mientras que las capas de polímero conformes cambiaban la trayectoria de la grieta. Corning también descubrió que los polímeros con bajo coeficiente de expansión térmica combinados con una selección de vidrio adecuada podrían reducir el riesgo de falla.
STATS ChipPAC investigó el ensamblaje y la confiabilidad de los paquetes con núcleo de vidrio grandes. Sus paquetes con núcleo de vidrio de 74 milímetros por 74 milímetros fallaron en cada segmento de prueba sin recubrimiento de borde, mientras que los paquetes con recubrimiento de borde completaron el ensamblaje y las pruebas de confiabilidad sin anomalías. El recubrimiento de borde también redujo la deformación en un 33,5% en relación con los paquetes con núcleo de vidrio sin recubrimiento. El retroceso de acumulación y el recubrimiento de borde parecen cada vez más requisitos para un ensamblaje confiable de sustratos con núcleo de vidrio.
En una nota positiva, Intel demostró un panel con núcleo de vidrio de 510 milímetros por 515 milímetros y 24 capas, primero en la industria, con vías a través del vidrio (TGV) completamente llenas de cobre, dos puentes EMIB incrustados y guías de onda ópticas coformadas entre las TGV. El gran prototipo se exhibió en el stand de Intel y se procesó en líneas de sustrato orgánico existentes, mientras que las unidades singuladas no mostraron SeWaRe después de las pruebas de choque térmico. Como adoptadores de OSAT, Amkor y STATS ChipPAC midieron una deformación a nivel de sustrato entre un 30% y un 40% menor con un núcleo de vidrio más delgado que sus referencias orgánicas, aunque los defectos de ensamblaje y los problemas de llenado de TGV muestran que el proceso sigue siendo inmaduro. El vidrio está logrando un progreso real, pero los datos de este año todavía respaldan el desarrollo de la fabricación en lugar de la adopción de alto volumen.
El RDL se acerca a una línea y espacio de una micra
La línea y el espacio de RDL continúan reduciéndose incluso a medida que crecen los tamaños de los paquetes, impulsados principalmente por UCIe 3.0, que admite velocidades de hasta 64 gigatransferencias por segundo para futuros enlaces de ASIC a ASIC y de ASIC a HBM. La hoja de ruta ha progresado desde una línea y espacio de 10 micras alrededor de 2015 hasta dos micras hoy, con una micra emergiendo como el próximo objetivo. Llegar a la era submicrónica requerirá cambios importantes tanto en las arquitecturas de enrutamiento RDL como en los procesos de fabricación, con el proceso cambiando del chapado semiaditivo hacia el damasceno para cobre de menos de dos micras, donde la planarización por pulido químico-mecánico (CMP) y los dieléctricos de baja contracción se convierten en los pasos clave de control.
Resonac utilizó damasceno de polímero y CMP de panel para formar una línea y espacio de dos micras en un panel de vidrio de 320 milímetros por 320 milímetros, incluida una estructura de vía y zanja de cuatro capas. Imec y Fujifilm llevaron el damasceno a una línea y espacio de una micra en obleas de 300 milímetros. Ushio resolvió una línea y espacio de 1,5 micras sobre un campo de 18 retículas sin costura, con 16 exposiciones que cubren un panel completo de 510 milímetros por 515 milímetros. Sumitomo Bakelite y Georgia Tech mostraron un dieléctrico líquido totalmente imidizado con solo un 4% de contracción de curado a una temperatura relativamente baja de 200 grados Celsius y una línea y espacio fina de dos micras.
Como fabricante de RDL más avanzado, TSMC colaboró con GUC para presentar un trabajo sobre el escalado de RDL de ocho capas, que se cree que es el límite a corto plazo de la plataforma CoWoS-R. GUC demostró un diseño basado en STCO y un flujo de validación para integrar una interfaz UCIe-A de 64 bits fabricada en TSMC N3 e integrada en un RDL CoWoS-R de ocho capas. Su marco de STCO utiliza líneas de transmisión intercaladas de tierra-señal-tierra para controlar la diafonía y el sesgo, mientras que las simulaciones muestran que los dispositivos pasivos integrados en el lado C4 proporcionan un desacoplamiento localizado y reducen la fluctuación de voltaje en las microprotuberancias del chiplet.
El diseño apunta a 16 a 36 gigatransferencias por segundo con una interfaz UCIe-A de 64 bits y 10 columnas a un paso de protuberancia de 45 micras. Las trazas de señal se enrutaron a una línea y espacio de dos micras a través de seis capas, con la séptima reservada para la entrega de energía. El chip de prueba logró un ancho de ojo medido en la matriz de 0,77 de intervalo unitario a 32 gigatransferencias por segundo, mientras que las simulaciones mostraron un ancho de ojo de 0,74 de intervalo unitario a 36 gigatransferencias por segundo. Los resultados demuestran que los interpositores orgánicos pueden cumplir con los requisitos de integridad de señal y energía para sistemas de chiplets heterogéneos.