オングストローム時代の新基盤：TSMC、ASML、imecが2次元材料で書き換える半導体ロードマップ
1. 「ムーアの壁」説の終焉：2次元材料が量産フェーズへ
半導体製造装置および先端ファウンドリーへの長期投資家にとって、シリコンの物理的限界は常に懸念材料（ベアケース）であった。ロジックゲート長がナノメートル（nm）からオングストローム（Å）単位へと微細化するにつれ、シリコンチャネルはソース・ドレイン間の直接トンネル効果による深刻なオフ状態リーク電流に直面している。しかし、2026年のIEEE/JSAP VLSIシンポジウムでimec、ASML、Taiwan Semiconductor Manufacturing Company（TSMC）が発表した共同成果は、この致命的なリスクを実質的に無効化するものである。300mmウェハーを用いた2次元遷移金属ダイカルコゲナイド（TMD）の統合プロセス（n型に二硫化モリブデン（MoS₂）、p型に二硫化タングステン/二セレン化タングステン（WS₂/WSe₂）を使用）の構築に成功したことで、同コンソーシアムはシリコンの限界を超えたロジック微細化への明確な道筋を示した。
今回の開発が単なる学術的な研究にとどまらない理由は、そのスケールと歩留まりにある。パートナーシップは、シングルパターニングのEUV（極端紫外線）リソグラフィを用い、コンタクト・ポリ・ピッチ（CPP）50nm、チャネル長28nmにおいて94%という驚異的なトランジスタ動作歩留まりを達成した。TMD材料は文字通り原子1層の厚みしかないため、従来のシリコンのようなかさばる体積を必要とせず、優れた静電制御を維持し、オフ電流リークをほぼゼロに抑えることができる。imecの最新のロジックロードマップによれば、2034年頃から始まる1nm未満の時代は当初CFET（相補型電界効果トランジスタ）アーキテクチャに依存するが、2040年代に予測される0.2nmノードでは2次元材料が不可欠な基盤層となる。我々は、このラボからファブへの移行というマイルストーンを、半導体業界の長期ロードマップにおける根本的なリスク解消と見ており、今後20年間にわたるAIコンピューティングの持続的なスケーリングを担保するものと評価する。
2. ASML：リソグラフィの独占企業からエコシステムのゲートキーパーへ
このブレイクスルーは、ASMLの最終的な企業価値に甚大な影響を及ぼす。EUVリソグラフィ市場で完全な独占状態にあるASMLのビジネスモデルは、トランジスタの微細化が性能と電力効率の向上をもたらし続け、ファウンドリーがHigh-NA、そして将来的にはHyper-NA EUVシステムを購入せざるを得なくなるという経済的合理性に依存している。懐疑論者は長年、シリコンの物理的特性によってリソグラフィによる微細化が経済的に不可能になる「スケーリングの壁」を警告してきた。しかし、50nmピッチでの2次元チャネル統合の成功は、この天井を明確に打ち破った。
重要なのは、ASMLがこの実証において単なる受動的なサプライヤーではなかったという点だ。同社は、TMDに必要な28nmという極めて微細なチャネル長を実現するため、シングルパターニングEUVプロセスを積極的に最適化した。リソグラフィによる微細化が、シリコンを超越した新規材料においても巨大な価値を生み出し続けることを証明したことで、ASMLは単なる装置プロバイダーから、ポスト・シリコン時代の主要なゲートキーパーへと変貌を遂げた。ファウンドリーが最終的に2次元材料ベースのCFETへ移行する際も、ASMLの最高利益率を誇るHigh-NAシステムへの需要は構造的かつ非弾力的に維持され、従来のシリコンの物理的制約から切り離されることになる。
3. TSMCがファウンドリーの城壁を固め、IntelとSamsungを排除
TSMCは現在、先端ロジックファウンドリー市場の60%以上を支配しており、その地位は絶え間ない実行力と最先端ノードの性能によって維持されている。しかし、FinFETからGAA（ゲート・オール・アラウンド）ナノシートへの現在の業界シフトのように、新しいアーキテクチャへの移行は常に市場シェア再編のリスクを伴う。Intel Foundry ServicesとSamsung Foundryは現在、1.8nmから1.4nmへの移行でシェアを獲得しようと躍起になっている。しかし、今回の2次元統合の成功におけるTSMCの役割は、同社が次世代の技術的エポックにおいてもプロセスエンジニアリングをすでに支配していることを示唆している。
標準的な12インチウェハーで94%の歩留まりを達成するため、TSMCとそのパートナーは、2次元TMDをタングステン充填トレンチ（底面コンタクトと重なり合うゲートを備える）上に転写する新しい「逆」薄膜トランジスタ（TFT）統合フローを採用した。Intelも最近、MoS₂を用いて75mV/decade未満のサブスレッショルドスイングを達成するなど、ラボスケールで印象的なデータを発表しているが、TSMCがこの技術を業界標準のCMOS互換300mm製造環境に引き上げたことは、同社が圧倒的な構造的リードを維持していることを物語っている。この300mm 2次元統合の早期習得により、TSMCは既存のシリコンFinFETおよびGAAの特許網を回避し、2030年代に向けて価格決定権と市場支配力を強化することになるだろう。
4. 設備投資の衝撃：ALDおよびCVD装置サプライヤーへの構造的な追い風
主要プレイヤー以外の投資家にとって、2次元材料の統合は、新規の成膜およびエッチング技術を中心とした大規模な設備投資サイクルを誘発する。従来のシリコンとは異なり、2次元TMDには表面に「ダングリングボンド（未結合手）」が存在しない。この化学的不活性さにより、トランジスタ機能に必要な極薄の高誘電率（high-k）ゲート絶縁膜を堆積させることは極めて困難である。従来の酸化法は通用せず、ファブは界面を制御するために高度に専門化されたプラズマ励起原子層堆積（PE-ALD）や化学気相成長（CVD）装置の使用を余儀なくされる。
これは、トップティアの半導体製造装置プロバイダーにとって、確信度の高い収益性の高い製品サイクルを生み出す。現在、世界のALD装置市場で推定55〜60%のシェアを握るASM Internationalは、TMDに必要な特殊な酸化膜やパッシベーション層から莫大な収益を獲得できる絶好のポジションにある。同様に、Applied MaterialsやLam Researchといった既存大手も、高度な金属堆積装置や原子層エッチング（ALE）ツールの需要爆発を享受するだろう。シリコン基板から不均一な2次元層への移行には、旧来の装置では到底不可能な原子レベルの精度が求められるため、これらのサプライヤーにとっては堅調な装置買い替えサイクルが保証されている。
5. 隠れた脅威：接触抵抗と数十億ドル規模のBEOL刷新
高い動作歩留まりの一方で、我々の分析ではこのアーキテクチャ転換に潜む深刻な二次的脅威も浮き彫りになった。第一に、業界コンソーシアムは接触抵抗の問題を過小評価している。報告されたトランジスタは驚異的なオン/オフ電流比（10⁵超）と超低リーク電流を誇るが、コンタクト・ポリ・ピッチを50nmまで縮小すると、2次元材料と金属コンタクトの接合部における電気抵抗が劇的に増大する。高性能AIアクセラレータにおいて、これは深刻なRC（抵抗-容量）遅延を意味し、高周波スイッチング速度を根本的に制限する。この問題が解決されなければ、2次元トランジスタは高性能データセンター用ロジックではなく、低消費電力のモバイルやメモリ用途に限定される可能性がある。
さらに、これらのデバイスの物理的統合は、存続に関わるコストの脅威をもたらす。TSMCとimecが実証した新しいデバイス構造は、現在のファブで使用されている銅配線（Cu BEOL）と根本的に互換性のない、タングステン充填トレンチプロセスに依存している。銅配線のインフラを撤去し、タングステン、モリブデン、あるいはルテニウムの代替品に置き換えるには、ファウンドリーは数百億ドル規模の追加設備投資を強いられることになる。Apple、Nvidia、AMDといったファブレス大手の投資家にとって、これは明確な警告である。この巨大な新製造拠点の減価償却費は最終的にサプライチェーン全体に転嫁され、業界がオングストローム時代に突入するにつれ、ファブレス各社の粗利益率に長期的な構造的圧力をかけることになるだろう。