옹스트롬 시대의 새로운 기반: TSMC, ASML, imec이 2차원 소재로 반도체 로드맵을 재편하는 방법
1. '무어의 법칙 한계' 설의 종말: 2차원 소재, 양산 현실로 진입
반도체 장비 및 첨단 파운드리 분야의 장기 투자자들에게 실리콘의 물리적 한계는 항상 '영원한 악재'로 여겨져 왔다. 로직 게이트 길이가 나노미터(nm) 단위를 넘어 옹스트롬(Å) 영역으로 진입함에 따라, 실리콘 채널은 소스-드레인 간 직접 터널링으로 인한 심각한 오프 상태 누설 전류 문제에 직면했다. 하지만 imec, ASML, TSMC가 2026년 IEEE/JSAP VLSI 기술 및 회로 심포지엄에서 발표한 공동 연구 결과는 이러한 치명적 위험을 효과적으로 해소했다. 이 컨소시엄은 2차원 전이금속 디칼코게나이드(TMD)를 활용한 300mm 웨이퍼 통합 공정을 성공적으로 시연했다. 구체적으로 n형 트랜지스터에는 이황화몰리브덴(MoS₂), p형 트랜지스터에는 이황화텅스텐/이셀레늄화텅스텐(WS₂/WSe₂)을 사용함으로써 실리콘의 한계를 뛰어넘는 로직 스케일링의 명확한 경로를 제시했다.
이번 성과가 단순한 학술적 연구에 그치지 않는 이유는 규모와 수율에 있다. 파트너십을 통해 50nm CPP(Contacted Poly Pitch)와 28nm 채널 길이를 구현했으며, 단일 패터닝 EUV(극자외선) 리소그래피를 사용하여 94%라는 놀라운 트랜지스터 동작 수율을 달성했다. TMD 소재는 말 그대로 원자 한 층 두께에 불과해 기존 실리콘의 부피 없이도 우수한 정전기적 제어력을 유지하며, 오프 전류 누설을 거의 0에 가깝게 줄인다. imec의 최신 로직 로드맵에 따르면, 1nm 미만 시대는 2034년경부터 CFET(상보형 전계효과 트랜지스터) 아키텍처에 의존하게 되며, 2040년대에 예상되는 0.2nm 노드에서는 2차원 소재가 필수적인 기반 층이 될 전망이다. 우리는 이번 연구실에서 공장으로의 전환(lab-to-fab) 이정표가 반도체 산업의 장기 로드맵에서 근본적인 위험을 제거하고, 향후 20년간 AI 컴퓨팅 성능 확장을 위한 탄탄한 기반을 마련했다고 평가한다.
3. ASML, 리소그래피 독점 기업에서 생태계의 문지기로 격상
이번 돌파구는 ASML의 기업 가치에 심대한 영향을 미친다. EUV 리소그래피 시장의 독점 사업자인 ASML의 비즈니스 모델은 트랜지스터 크기 축소가 지속적으로 성능과 전력 효율 향상으로 이어져 파운드리 업체들이 High-NA, 나아가 Hyper-NA EUV 시스템을 구매하게 만든다는 경제적 논리에 기반한다. 회의론자들은 실리콘 물리학의 한계로 인해 리소그래피 축소가 재정적으로 불가능해지는 '스케일링의 벽'을 경고해 왔다. 그러나 50nm 피치에서 2차원 채널 통합에 성공함으로써 이 천장은 완전히 깨졌다.
중요한 점은 ASML이 이번 시연에서 단순한 공급업체에 머물지 않았다는 것이다. ASML은 TMD에 필요한 28nm 채널 길이를 구현하기 위해 단일 패터닝 EUV 공정을 적극적으로 최적화했다. 리소그래피 스케일링이 실리콘을 넘어선 새로운 소재 내에서도 엄청난 가치를 창출할 수 있음을 입증함으로써, ASML은 단순 장비 공급업체에서 포스트 실리콘 시대의 핵심 문지기로 거듭났다. 파운드리 업체들이 향후 2차원 기반 CFET로 전환함에 따라, ASML의 고수익 High-NA 시스템에 대한 수요는 구조적이고 비탄력적일 것이며, 전통적인 실리콘의 소재적 한계로부터도 자유로울 것이다.
3. TSMC의 파운드리 해자 강화, 인텔과 삼성의 추격 차단
TSMC는 현재 첨단 로직 파운드리 시장의 60% 이상을 점유하고 있으며, 이는 끊임없는 실행력과 최첨단 노드 성능으로 유지되는 위치다. 그러나 FinFET에서 GAA(Gate-All-Around) 나노시트로의 전환과 같은 새로운 아키텍처 변화는 언제나 시장 점유율 재편의 위험을 안고 있다. 현재 인텔 파운드리 서비스(IFS)와 삼성 파운드리는 1.8nm에서 1.4nm로의 전환 과정에서 점유율을 확보하기 위해 공격적으로 나서고 있다. 하지만 이번 2차원 통합 성공에서 TSMC가 수행한 역할은 대만 파운드리가 이미 차세대 기술 시대의 공정 엔지니어링을 주도하고 있음을 시사한다.
표준 12인치 웨이퍼에서 94%의 수율을 달성하기 위해 TSMC와 파트너들은 2차원 TMD를 미리 패턴화된 텅스텐 충전 트렌치 위로 전사하고 하단 접점과 중첩 게이트를 형성하는 새로운 '역방향(reverse)' TFT 통합 공정을 활용했다. 인텔 역시 최근 MoS₂를 사용하여 75mV/dec 미만의 기록적인 서브스레숄드 스윙(subthreshold slope)을 달성하는 등 인상적인 연구실 수준의 데이터를 발표했지만, TSMC가 이 기술을 산업 호환성이 있는 CMOS 방식의 300mm 제조 환경으로 끌어들였다는 점은 TSMC가 구조적으로 압도적인 우위를 점하고 있음을 보여준다. 이러한 300mm 2차원 통합 기술의 조기 확보는 TSMC가 기존 실리콘 FinFET 및 GAA 특허 장벽을 우회하게 하여 2030년대까지 가격 결정력과 시장 지배력을 공고히 할 수 있게 할 것이다.
4. 자본지출(CapEx)의 충격파: ALD 및 CVD 장비 공급업체의 구조적 순풍
주요 기업 외의 투자자들에게 2차원 소재의 통합은 새로운 증착 및 식각 기술을 중심으로 한 거대한 자본지출(CapEx) 주기를 촉발할 것이다. 전통적인 실리콘과 달리 2차원 TMD는 표면에 '댕글링 본드(dangling bonds)'가 없다. 이러한 화학적 불활성으로 인해 트랜지스터 기능에 필요한 초박막 고유전율(high-k) 게이트 산화물을 증착하는 것이 매우 어렵다. 기존의 산화 방식으로는 불가능하기 때문에, 파운드리 업체들은 인터페이스를 설계하기 위해 고도로 전문화된 플라즈마 강화 원자층 증착(PE-ALD) 및 화학 기상 증착(CVD) 장비를 사용해야 한다.
이는 최상위 반도체 장비 공급업체들에게 수익성 높은 고확신 제품 주기를 창출한다. 현재 전 세계 ALD 장비 시장의 약 55~60%를 점유하고 있는 ASM International은 TMD에 필요한 특수 산화물 및 패시베이션 층에서 막대한 매출을 올릴 수 있는 최적의 위치에 있다. 마찬가지로 Applied Materials와 Lam Research 같은 기존 강자들 역시 첨단 금속 증착 및 원자층 식각(ALE) 장비에 대한 수요 폭발을 경험할 것이다. 실리콘 기판에서 이종 2차원 층으로의 전환은 기존 장비로는 도저히 구현할 수 없는 원자 수준의 정밀도를 요구하며, 이는 장비 공급업체들에게 확실한 교체 주기를 보장한다.
5. 숨겨진 위협: 접촉 저항과 수십억 달러 규모의 BEOL 전면 개편
높은 동작 수율에도 불구하고, 우리의 분석은 이러한 아키텍처 전환에 내재된 심각한 2차적 위협을 식별했다. 첫째, 업계 컨소시엄은 접촉 저항 문제를 눈에 띄게 축소해 왔다. 보고된 트랜지스터는 놀라운 온/오프 전류비(10⁵ 초과)와 초저누설을 자랑하지만, CPP를 50nm로 줄이면 2차원 소재와 금속 접점이 만나는 지점의 전기 저항이 급격히 증가한다. 고성능 AI 가속기에서 이는 심각한 RC(저항-커패시턴스) 지연으로 이어져 고주파 스위칭 속도를 근본적으로 저해한다. 이 문제가 해결되지 않으면 2차원 트랜지스터는 고성능 데이터센터 로직이 아닌 저전력 모바일이나 메모리 애플리케이션에 국한될 수 있다.
더 나아가, 이러한 소자의 물리적 통합은 실존적인 비용 위협을 제기한다. TSMC와 imec이 시연한 새로운 소자 구조는 현재 공장에서 사용되는 기존 구리 배선(Cu BEOL) 공정과 근본적으로 호환되지 않는 텅스텐 충전 트렌치 공정에 의존한다. 구리 배선 인프라를 텅스텐, 몰리브덴 또는 루테늄 대안으로 교체하는 것은 파운드리 업체들에게 수백억 달러의 추가 자본지출(CapEx)을 강요할 것이다. Apple, Nvidia, AMD와 같은 팹리스 거대 기업 투자자들에게 이는 분명한 경고다. 거대한 신규 제조 인프라의 감가상각비는 결국 공급망 하단으로 전가될 것이며, 산업이 옹스트롬 시대로 진입함에 따라 팹리스 기업들의 매출 총이익률에 장기적인 구조적 압박을 가할 것이다.