埃米時代的新基石：台積電、ASML 與 imec 如何以二維材料改寫半導體藍圖
1. 「摩爾定律終結」論之死：二維材料邁向大規模量產
對於半導體資本設備與先進晶圓代工的長期投資人而言，矽材料的物理極限一直是揮之不去的市場隱憂。隨著邏輯閘長度縮減至低奈米與埃米（Angstrom）尺度，矽通道因嚴重的源極至汲極穿隧效應（source-to-drain tunneling），導致關閉狀態下的漏電流問題日益嚴重。然而，imec、ASML 與台積電（TSMC）在 2026 年 IEEE/JSAP VLSI 技術與電路研討會上的聯合發表，有效地化解了此一終極風險。該聯盟成功展示了二維過渡金屬硫屬化合物（TMDs）的 300mm 晶圓整合流程——具體而言，是利用二硫化鉬（MoS₂）製作 n 型電晶體，以及二硫化鎢/二硒化鎢（WS₂/WSe₂）製作 p 型電晶體——為邏輯晶片超越矽極限提供了明確的發展路徑。
此項進展之所以不僅僅是學術研究，關鍵在於其規模與良率。該合作案實現了 50nm 的接觸多晶矽間距（CPP）與 28nm 的通道長度，並透過單重曝光極紫外光（EUV）微影技術，達到了高達 94% 的電晶體運作良率。由於 TMD 材料僅有單原子厚度，它們能在不需傳統矽材料體積的情況下，維持卓越的靜電控制能力，將關閉狀態的漏電流降至趨近於零。根據 imec 最新的邏輯藍圖，雖然 sub-1nm 時代初期將於 2034 年左右依賴互補式場效電晶體（CFET）架構，但二維材料將成為 2040 年代預測節點 0.2nm 的必備基礎層。我們認為，這項從實驗室走向晶圓廠的里程碑，實質上消除了半導體產業長期藍圖的風險，為未來二十年 AI 運算能力的持續擴展奠定了基礎。
2. ASML 從微影壟斷者升級為生態系守門人
這項突破對 ASML 的終端價值具有深遠影響。作為 EUV 微影市場的絕對壟斷者，ASML 的商業模式建立在一個前提上：即縮小電晶體尺寸能持續帶來效能與功耗優勢，進而迫使晶圓廠持續採購 High-NA 乃至未來的 Hyper-NA EUV 系統。長期以來，懷疑論者擔憂矽物理極限將導致微影縮微技術在財務上變得不可行。然而，二維通道在 50nm 間距下的成功整合，徹底打破了這一上限。
關鍵在於，ASML 在此次展示中並非被動供應商；該公司主動優化了單重曝光 EUV 製程，以實現 TMD 所需的 28nm 通道長度。透過證明微影縮微技術能在超越矽的新型材料中持續創造巨大價值，ASML 已從單純的設備供應商轉型為後矽時代的主要守門人。隨著晶圓廠最終轉向基於二維材料的 CFET，市場對 ASML 高利潤 High-NA 系統的需求將保持結構性、高度非彈性，且不受傳統矽材料物理限制的影響。
3. 台積電鞏固代工護城河，將 Intel 與三星拒之門外
台積電目前掌握全球超過 60% 的先進邏輯晶圓代工市場，此地位歸功於其強大的執行力與領先的製程節點表現。然而，架構轉換（例如當前產業從 FinFET 轉向環繞閘極電晶體 GAA 奈米片）總是伴隨著市場份額重新分配的風險。Intel Foundry Services 與三星晶圓代工（Samsung Foundry）目前正積極爭取 1.8nm 至 1.4nm 節點的市場份額。然而，台積電在此次二維材料整合中的關鍵角色顯示，這家台灣代工龍頭已掌握了下一個技術時代的製程工程主導權。
為了在標準 12 吋晶圓上實現 94% 的良率，台積電及其合作夥伴採用了一種創新的「反向」薄膜電晶體（TFT）整合流程，將二維 TMD 轉移至預先圖案化的鎢填充溝槽上，並結合底部接觸與重疊閘極。儘管 Intel 近期發表了令人印象深刻的實驗室數據——利用 MoS₂ 實現了低於每十倍頻 75 毫伏（mV/dec）的次臨界擺幅紀錄，但台積電能將此技術導入產業相容的 CMOS 300mm 製造環境，顯示其仍保持結構性的領先優勢。這種對 300mm 二維整合的早期掌握，將使台積電得以繞過既有的矽 FinFET 與 GAA 專利壁壘，進一步鞏固其在 2030 年代的定價能力與市場支配地位。
4. 資本支出震撼：ALD 與 CVD 設備供應商的結構性順風
對於關注主要參與者之外的投資人而言，二維材料的整合將引發一波圍繞新型沉積與蝕刻技術的龐大資本支出週期。與傳統矽不同，二維 TMD 的表面沒有「懸空鍵」（dangling bonds）。這種化學惰性使得沉積電晶體功能所需的超薄高介電常數（high-k）閘極氧化層變得極其困難。傳統氧化法已不適用，迫使晶圓廠必須採用高度專業化的電漿輔助原子層沉積（PE-ALD）與化學氣相沉積（CVD）設備來進行介面工程。
這為頂尖半導體資本設備供應商創造了獲利豐厚且具備高確定性的產品週期。目前在全球 ALD 設備市場佔有約 55% 至 60% 份額的 ASM International，已做好準備，將從 TMD 所需的特殊氧化層與鈍化層中獲取超額營收。同樣地，Applied Materials 與 Lam Research 等現有大廠，對其先進金屬沉積與原子層蝕刻（ALE）工具的需求也將迎來爆發式增長。從矽基板轉向異質二維層，需要舊設備無法提供的原子級精度，這將確保這些供應商迎來強勁的設備更換週期。
5. 隱藏威脅：接觸電阻與數十億美元的 BEOL 大改造
儘管運作良率表現優異，但我們的分析指出，此架構轉變中隱含著嚴重的二階威脅。首先，產業聯盟顯著淡化了接觸電阻的問題。雖然報告中的電晶體具備優異的開關電流比（超過 10⁵）與極低漏電流，但將接觸多晶矽間距縮小至 50nm，會大幅增加二維材料與金屬接觸點之間的電阻。在高效能 AI 加速器中，這將轉化為嚴重的 RC（電阻-電容）延遲，從根本上限制了高頻切換速度。若此問題無法解決，二維電晶體可能僅能應用於低功耗行動裝置或記憶體，而非高效能資料中心邏輯晶片。
此外，這些元件的物理整合構成了生存級的成本威脅。台積電與 imec 展示的新型元件結構，依賴於鎢填充溝槽製程，這與當前晶圓廠使用的銅製後段製程（Cu BEOL）互連技術根本不相容。若要拆除並更換銅互連基礎設施，改用鎢、鉬或釕等替代方案，將迫使晶圓廠承擔數百億美元的額外資本支出。對於 Apple、Nvidia 與 AMD 等無廠半導體巨頭的投資人而言，這是一個明確的警訊：隨著產業進入埃米時代，這龐大新製造版圖的折舊成本最終將轉嫁至供應鏈，長期而言，將對無廠半導體公司的毛利率構成結構性壓力。