記憶體語意牆的終結：為何 CXL 快閃記憶體是資料中心經濟的結構性轉變
數十億美元的「擱淺記憶體」難題
現代雲端基礎設施市場正面臨伺服器架構中的結構性缺陷：記憶體經濟學。根據微軟（Microsoft）的 Azure Pond 研究，DRAM 目前佔雲端伺服器總成本的 50%，約佔機架總成本的 40%。儘管投入了龐大的資本支出，但其中很大一部分記憶體卻完全處於閒置狀態。微軟的研究顯示，當 CPU 配置率接近 85% 時，記憶體擱淺率（memory stranding）會攀升至 10% 以上；在高負載時段，該比例在第 95 百分位數時達到 25%，極端情況甚至接近 30%。分析師估計，全產業每年出貨的伺服器記憶體中，價值高達 80 億美元的部分在其生命週期內大部分時間都處於閒置狀態。
雲端服務供應商無法僅透過在主機板上增加更多 DDR5 通道來解決此問題。突破當前的物理限制會導致嚴重的訊號完整性衰減，並使伺服器超出硬體功耗上限。此外，高效能 DRAM 的單位容量成本曲線已徹底打破了企業總體擁有成本（TCO）模型。產業已達到傳統直接連接記憶體擴充的物理與經濟極限，這使得記憶體解構（memory disaggregation）與資源池化（pooling）成為當務之急。
技術典範轉移：繞過儲存驅動程式堆疊
目前在業界迅速獲得青睞的解決方案是 Compute Express Link（CXL）連接的快閃記憶體，通常稱為 CXL-SSD 或 CXL 連接記憶體。過往，存取區塊 NVMe 儲存裝置必須跨越深層且高延遲的軟體鴻溝。作業系統需發出核心中斷（kernel interrupt），導航儲存驅動程式堆疊，並執行直接記憶體存取（DMA）操作，將 4KB 的頁面區塊載入本地 DRAM 緩衝區。這種傳統 I/O 路徑會產生數十微秒的延遲（標準 3D NAND 通常為 40 至 100 微秒），在處理高吞吐量的人工智慧向量與圖形運算負載時，會嚴重拖累 CPU 的管線執行效率。
CXL 從根本上改變了此架構。透過在實體快閃記憶體前配置 CXL 控制器，並將操作直接路由至 PCIe Gen5 或 Gen6 傳輸介面，快閃記憶體媒介不再僅作為周邊儲存裝置運作。利用 CXL.mem 子協定，該媒介可直接暴露於 CPU 的一致性記憶體空間中，作為主機管理裝置記憶體（Host-managed Device Memory）。CPU 現在可以使用原生的載入與儲存指令，以 64 位元組的快取行（cache line）粒度來定址此快閃儲存。本質上，系統不再發出區塊 I/O 請求，而是直接對記憶體指標進行解參考（dereferencing）。
實現此技術的底層矽晶片創新，在於 CXL-SSD 控制器內整合了 SRAM 與 DRAM 緩衝區，以吸收 CPU 請求的 64 位元組存取與快閃媒介固有的大頁面邊界之間的差異。當緩衝區命中（buffer hit）時，系統可實現接近 DRAM 的延遲；若未命中，則依賴快閃媒介的原始延遲。這創造了一個專為「溫資料」（warm data）設計的微秒級記憶體層，例如超大型語言模型的嵌入表（embedding tables）。
軟體成熟度：企業採用的催化劑
硬體創新若缺乏強大的軟體支援，往往難以普及，但 CXL 的軟體生態系統已達到企業級的就緒水準。主要催化劑是 Meta 的「透明頁面放置」（Transparent Page Placement）技術，該公司已將其開源並合併至 Linux 核心主線。透明頁面放置提供了一種作業系統級的自動化機制，無需開發人員重寫應用程式即可管理分層記憶體。
Linux 核心現在會在背景持續分析記憶體存取模式，自動將高使用率的「熱頁面」（例如需要高頻寬記憶體的直接快取配置與矩陣乘法權重）提升至快速的 CPU 連接 DDR5 或 HBM 層；反之，則主動將存取頻率較低的「冷頁面」或「溫頁面」降級至高容量的 CXL 快閃層。由於此放置過程對負載完全透明，且無需進行繁重的上下文切換，Meta 的生產測試顯示效能衰減不到 1%，同時節省了大量的記憶體空間。這種上游整合徹底消除了超大規模資料中心（hyperscalers）與企業資料中心採用 CXL 的風險。
主要受益者：矽晶片控制器與低延遲 NAND 創新者
向 CXL 連接快閃記憶體的轉型，為特定半導體設計商與記憶體製造商創造了極具吸引力的商機。最直接的受益者是專注於連接技術與 CXL 控制器的公司。Astera Labs 已成為該領域明確的早期贏家。該公司目前正部署代號為 Leo 的第三代 CXL 記憶體控制器，而 Marvell Technology、Microchip 與 Montage Technology 等多元化老牌競爭對手，大多仍處於第一代同類產品的商業化階段。Astera Labs 憑藉顯著的先行者優勢與深度的軟體整合，在 2025 全年實現了 8.525 億美元的總營收。隨著 CXL 記憶體擴充市場預計將從 2025 年的 13 億美元成長至 2034 年的 118 億美元，Astera Labs 有望作為記憶體解構領域的主要「矽晶片收費站」，獲取超額利潤。
在記憶體製造方面，率先開發低延遲儲存級記憶體（Storage Class Memory）的供應商已為此架構做好準備。Kioxia 正以其單層單元（SLC）XL-Flash 技術領軍，其專利 XL-Flash 的讀取延遲僅 3 至 5 微秒，多層單元（MLC）變體也低於 10 微秒。透過將此超低延遲快閃記憶體與優化控制器結合，Kioxia 正將 AI SSD 推向市場，實現前所未有的每秒 1,000 萬次隨機讀寫（IOPS）。三星（Samsung）與 SK 海力士（SK Hynix）作為產業的主要利潤領先者，也正迅速將資源轉向 CXL 原生模組，以捍衛其在資料中心的市佔率，並獲取與儲存級記憶體相關的溢價。
對既有業者的威脅：商品化 DRAM 與舊式 NVMe 的擠壓
儘管人工智慧基礎設施的建設為各類記憶體格式提供了長期助力，但 CXL 連接快閃記憶體的廣泛部署，對傳統商品化 DRAM 的銷量成長構成了明確的結構性威脅。若超大規模資料中心能利用 CXL 池化與快閃記憶體擴充，將核心 DRAM 成本降低 7%（如微軟 Azure Pond 研究模型所示），同時保持效能僅有 1% 至 5% 的落差，他們將積極以更便宜的 CXL 快閃容量取代昂貴的高密度 DDR5 模組，用於所有溫資料層。這種替代效應極可能在 2027 年底前，抑制傳統伺服器 DRAM 的單位成長上限與溢價能力。
此外，標準企業級 NVMe 固態硬碟製造商面臨嚴峻的市佔率風險。未能整合 CXL.mem 協定且持續依賴舊式 PCIe 區塊儲存介面的硬碟製造商，其產品將被排除在下一代 AI 伺服器機架之外。資料中心正積極轉向遠離傳統區塊 I/O 儲存，以應對容量受限的負載，而缺乏微秒級快閃記憶體與原生 CXL 相容性的廠商，將被邊緣化至低利潤的冷儲存層級。