SemiAnalysis: Intels EMIB-T schließt bei Advanced Packaging zur TSMC auf, Custom-HBM verändert Ökonomie von KI-Beschleunigern
ECTC 2026 Konferenz, 2. Juli 2026
Das Wettrüsten im Bereich Advanced Packaging hat auf der diesjährigen Electronic Components and Technology Conference eine entscheidende Wendung genommen. Intel präsentierte dort das bislang detaillierteste Bild seiner EMIB-T-Roadmap und validierte eine Performance bei Bump-Pitches, die die Dominanz der CoWoS-Plattform von TSMC direkt herausfordert. Unterdessen zeigt eine technische Analyse von Marvell zu Custom-HBM, wie Entwickler von Beschleunigern 60 % der Chipfläche zurückgewinnen können, die derzeit von Speicherschnittstellen belegt wird – ein Wandel mit tiefgreifenden Folgen für die GPU-Ökonomie, während Nvidia die Einführung dieser Technologie in seiner Feynman-Architektur vorbereitet.
Intel EMIB-T-Roadmap zielt auf Google TPU v9
Der Auftritt von Intel auf der ECTC war beeindruckend: Mit 12 präsentierten Fachbeiträgen gegenüber lediglich drei von TSMC unterstrich das Unternehmen seinen Anspruch, wobei auch die technische Substanz überzeugte. Intel demonstrierte EMIB-T bei einem Bump-Pitch von 36 Mikrometern auf Packages mit der doppelten Siliziumfläche eines Reticles, was einer Steigerung der Bump-Dichte um 65 % gegenüber dem bei Granite Rapids eingesetzten 45-Mikrometer-Pitch entspricht. Noch wichtiger: Intel weitet die Validierung nun auf Packages mit der 4,5-fachen Reticle-Fläche aus; die Zertifizierung ist für Ende 2026 geplant.
Die Roadmap für den Pitch reicht noch weiter. Intel zeigte ein Testfahrzeug mit einem 25-Mikrometer-Bump-Pitch, das zwei Ein-Reticle-Dies über eine einzelne 3 mal 18 Millimeter große EMIB-T-Bridge verbindet. Unterhalb von 25 Mikrometern räumte Intel jedoch ein, dass die Beschränkungen beim Lotvolumen so gravierend werden, dass nicht mehr die Routing-Dichte der Bridge, sondern die Bump-Formung, die Platzierungsgenauigkeit und die Ausbeute bei der Montage zum Flaschenhals werden.
Besonders bemerkenswert war Intels Demonstration auf Quartals-Panel-Ebene: ein 240 mal 240 Millimeter großes Testfahrzeug, das einer Fläche von etwa 67 Reticles entspricht. Das Ausstellungsstück wies zwar bei dieser Größe einen deutlichen Verzug (Warpage) auf, doch die Botschaft war klar. Intel evaluiert Ansätze der Advanced Lithography, um die Overlay-Toleranzen bei Quartals- und sogar Voll-Panel-Abmessungen einzuhalten, wenngleich das Substrat-Handling und die Strukturierung auf Panel-Ebene weiterhin die primären Herausforderungen bleiben.
Die EMIB-T-Architektur selbst hat sich weit über die Embedded-Bridges in aktuellen Produkten hinaus entwickelt. Intels Querschnitte zeigten 10 Metallschichten, darunter vier Routing-Ebenen, mit zwischen M1 und M2 integrierten Metall-Isolator-Metall-Kondensatoren (MIM). Die Through-Silicon-Vias (TSVs), die EMIB-T seinen Namen geben, ermöglichen eine vertikale Stromversorgung direkt durch die Bridge. Dies reduziert den DC-Spannungsabfall um 68 % bis 80 % im Vergleich zu herkömmlichem EMIB, bei dem die Stromversorgung lateral durch das Package und das Routing auf der Die-Seite erfolgen muss.
Intel gab eine Kapazitätsdichte von 500 Nanofarad pro Quadratmillimeter für die MIM-Kondensatoren auf der Bridge an, was in etwa der Intel 18A-Prozesstechnologie entspricht. Das Unternehmen gibt an, dass diese Kondensatoren die AC-Impedanz des Power-Delivery-Netzwerks um mehr als 82 % gegenüber einem EMIB-T-Package ohne Bridge-Kondensatoren verbessern und damit direkt die Herausforderungen bei der Stromversorgung von HBM4E adressieren.
Speziell für HBM4E simulierte Intel die Kanal-Performance bei Geschwindigkeiten von 12 bis 16 Gigabit pro Sekunde. Bei 12 Gigabit pro Sekunde erreichte das Unternehmen eine Augenöffnungsweite von etwa 67 % des Einheitsintervalls ohne Empfänger-Equalization, was sich mit einem Ein-Tap-Decision-Feedback-Equalizer auf 72,5 % verbesserte. Die Augenöffnungsweite blieb bei allen getesteten Geschwindigkeiten und bei moderater Reduzierung der Pad-Kapazität über 60 %.
Trotz dieser Fortschritte liegt Intel in mehreren Punkten noch hinter TSMC. TSMC hat bereits Deep-Trench-Kondensatoren integriert und ist bei integrierten Spannungsreglern sowie aktiven lokalen Silizium-Interconnects weiter fortgeschritten. Intel hat zwar Konzepte für Deep-Trench-Kondensatoren im Substratkern sowie Kondensatoren mit mehr als 2.500 Nanofarad pro Quadratmillimeter vorgestellt, doch diese sind noch in keinem marktgängigen EMIB-Produkt zu finden. EMIB-T verkleinert den Abstand deutlich, doch Intel muss zu einem Ökosystem aufschließen, das bereits seit Jahren in hohen Stückzahlen produziert. Die Offenlegungen deuten stark darauf hin, dass EMIB-T für Googles TPU v9 positioniert ist und Intels glaubwürdigster Weg zurück in die Fertigung großformatiger KI-Beschleuniger darstellt.
Marvell-Custom-HBM löst das „Shoreline“-Problem
Die ECTC-Präsentationen von Marvell lieferten endlich die Details auf Package-Ebene für Custom-HBM – ein Konzept, das das Unternehmen zwar auf seinem Industry Analyst Day 2024 angekündigt, aber bislang nur vage umrissen hatte. Die ökonomische Logik ist simpel und hart: JEDEC-Standard-HBM zwingt jeden Beschleuniger dazu, Standard-PHYs zu implementieren und ein extrem breites paralleles Interface mit standardisierter Pad-Platzierung zu routen. Mit wachsenden Package-Größen und steigenden HBM-Geschwindigkeiten macht diese starre Grenze die Optimierung von Shoreline, Routing-Dichte, Stromversorgung und Signalintegrität zunehmend schwieriger.
Custom-HBM belässt die DRAM-Core-Dies unverändert, ersetzt aber den Base-Die durch eine kundenspezifische Version, die in einem fortschrittlichen Logikprozess gefertigt wird. Dieser Custom-Base-Die integriert den HBM-Controller, Management- und Monitoring-Funktionen, kundenspezifische Logik sowie Erweiterungsschnittstellen. Marvell gibt an, dass dieser Ansatz den Platzbedarf des Host-ASICs für HBM-PHYs und zugehörige Logik um etwa 60 % reduziert, wodurch direkt Fläche für mehr Rechenleistung, Cache oder I/O frei wird.
Die Verbesserung beim Routing ist ebenso signifikant. Marvells Beispiel nutzte 1.024 Kanäle bei 32 Gigabit pro Sekunde, was 4,1 Terabyte pro Sekunde entspricht – äquivalent zu einem 2.048-Bit-JEDEC-HBM4E-Interface bei 16 Gigabit pro Sekunde. Das Custom-Interface verkürzte die Länge des Interposer-Kanals von 6,5 Millimetern auf 1,5 Millimeter, wodurch Marvell bei erhöhter Bandbreite dieselben neun Routing-Ebenen sowie zwei Mikrometer Line-and-Space beibehalten konnte.
Marvells Implementierung verwendet einen organischen Redistribution-Layer-Interposer (RDL) anstelle von Silizium, was die Packaging-Kosten senkt. Organische RDLs sind auf deutlich gröbere Line-and-Space-Strukturen limitiert als Silizium-Interposer in CoWoS-S oder Silizium-Bridges in CoWoS-L und EMIB-T, was Marvell dazu zwingt, auf angepasste Abschirmungs- und Routing-Muster in verschiedenen Sektionen zu setzen, um die Bandbreitendichte zu maximieren und Übersprechen (Crosstalk) zu kontrollieren.
Die strategischen Auswirkungen gehen über ein einzelnes Produkt hinaus. Auf der GTC kündigte Nvidia an, dass Feynman Custom-HBM nutzen werde; die Begründung deckt sich mit der von Marvell: höhere Bandbreite, geringerer Stromverbrauch und deutlich weniger Chipfläche des Beschleunigers, die für HBM-Schnittstellen verloren geht. SemiAnalysis schätzt, dass etwa 16 % der Die-Fläche der Rubin-GPU für HBM-bezogene Logik und PHYs reserviert sind. Custom-HBM ermöglicht es Nvidia, einen Großteil dieser Last auf den HBM-Base-Die auszulagern und Silizium für umsatzgenerierende Rechenleistung zurückzugewinnen.
Custom-HBM ermöglicht zudem Erweiterungsschnittstellen jenseits des Standard-Links. Anstatt den gesamten Speicherverkehr durch die begrenzte Shoreline des Beschleuniger-Dies zu zwingen, kann der Base-Die als sekundärer Speichercontroller fungieren und zu zusätzlichem Speicher verzweigen – sei es LPDDR mit höherer Kapazität und geringerer Bandbreite oder sogar eine zweite HBM-Schicht. Diese Architektur ist für AMDs kommende MI450- und zukünftige MI500-GPUs direkt relevant, da diese LPDDR für eine höhere Speicherkapazität unterstützen werden.
HBM4E-Interposer-Komplexität verdoppelt sich
Die Präsentation von Samsung zum HBM4E-Interposer quantifizierte die Packaging-Herausforderung für die Branche. HBM4E treibt die Datenraten auf 12 Gigabit pro Sekunde und mehr, während sich die Anzahl der I/O-Pins verdoppelt. Dies erhöht die Routing-Komplexität so stark, dass HBM4E möglicherweise doppelt so viele Interposer-Schichten wie HBM3E und fünfmal so viele wie HBM2 erfordert. Der Stromverbrauch soll gegenüber HBM3E um 86 % und gegenüber HBM2 um das 5,6-Fache steigen, bedingt durch die höhere I/O-Anzahl und die gesteigerten Datenraten.
Samsung schlug einen Silizium-Interposer mit acht Schichten vor, der die Schichtanzahl gegenüber dem geschätzten Bedarf um 20 % reduzieren soll. Der Interposer nutzt eine wiederholte gestaffelte Anordnung von zwei Signal- und einer Ground-Leitung zur Abschirmung von Hochgeschwindigkeitssignalen, wobei 75 % der Schichten für das Signal-Routing reserviert sind. Das Design integriert ultra-hochdichte Kondensatoren, die vermutlich den Intel EMIB-T MIM-Kondensatoren oder TSMC CoWoS Deep-Trench-Kondensatoren ähneln, jedoch nur auf der M1-Schicht platziert werden können, die auch stark für das Signal-Routing genutzt wird.
Bei unausgewogenem Routing werden die Kondensatoren an eine Seite des Interfaces gedrängt, was zu einem ungleichmäßigen Verhalten des Power-Delivery-Netzwerks zwischen Logik- und HBM-Seite führt. Samsungs Layout verteilt das Routing über M1 und andere Schichten neu, sodass Kondensatoren gleichmäßiger über das gesamte Interface verteilt werden können. Dies reduziert die Impedanz des PDN und das Spannungsrauschen, während die Routing-Dichte handhabbar bleibt.
Samsung thematisierte zudem die thermischen Aspekte von HBM, insbesondere bei Hybrid Bonding. Bei 16-High-HBM bleibt der thermische Widerstand akzeptabel, doch zukünftige Generationen mit 20- und 24-High-HBM erfordern neue Ansätze. Samsung verglich Thermal Compression Bonding und Hybrid Copper Bonding für HBM auf 2.5D-GPU-Packages ähnlich der Nvidia Blackwell-Architektur mit zwei GPU-Dies und acht HBM-Stacks. Der interne thermische Widerstand von HBM sank bei Hybrid Copper Bonding um 12,2 % bei Luftkühlung und um 12,9 % bei Flüssigkeitskühlung. Der thermische Gesamtwiderstand von HBM sank um 3,5 % bei Luftkühlung und 7,7 % bei Flüssigkeitskühlung.
Der thermische Vorteil ist ungleichmäßig, da Hybrid Copper Bonding nur einen Teil des thermischen Netzwerks adressiert. Samsung unterteilte den Pfad in internen Widerstand, systemweiten Widerstand und GPU-zu-HBM-Crosstalk. Interner Widerstand und Crosstalk sanken um etwa 12,5 % bzw. 9,8 %, doch der systemweite Widerstand einschließlich Thermal Interface Materials (TIM) und Kühlung stieg um etwa 2,3 %.
Da immer mehr Leistung in den HBM-Base-Die wandert – etwa bei speicherintensiven Workloads oder Custom-HBM-Implementierungen, bei denen der Speichercontroller und mehr Logik in den Base-Die verlagert werden –, spielt der thermische Crosstalk zwischen GPU und HBM eine geringere Rolle für den thermischen Gesamtwiderstand; er sinkt von 13 % bei Basisleistung des Base-Dies auf 5 % bei dreifacher Leistung. Samsung schätzt, dass der Übergang zu Hybrid Copper Bonding bei konstanter Package-Leistung eine Erhöhung der Einlasstemperaturen um ein bis zwei Grad Celsius ermöglichen könnte, oder bei konstanter Temperatur eine Erhöhung der Package-Leistung um etwa 4 %, wobei die Kühlleistung um etwa 7 % sinken würde.
Mikrofluidik-Kühlung ermöglicht Fünf-Kilowatt-Packages
TSMC demonstrierte eine direkte Siliziumkühlung an einem großen GPU-ähnlichen Testfahrzeug auf CoWoS-R, unter Verwendung eines 3,3-fach-Reticle-Interposers mit vier SoC-Dies und acht HBM-Stacks. Das Unternehmen verglich drei Ansätze: ein konventionelles Package mit Cold Plate und Deckel (Lid), ein deckelloses Package mit Cold Plate sowie das eigene Micropillar-Design zur direkten Siliziumkühlung, bei dem Mikrosäulen direkt auf die Rückseite der SoC-Dies aufgebracht wurden.
Bei konventioneller Kühlung mit ein bis zwei Litern pro Minute dissipierte das Package mit Deckel 1,9 bis 2,3 Kilowatt, während das deckellose Package 2,5 bis 3,0 Kilowatt erreichte, unter Verwendung von relativ warmem, 40 Grad Celsius heißem deionisiertem Wasser. Beide Lösungen sättigen bei über vier Litern pro Minute, da das Thermal Interface Material zum Flaschenhals wird. Das Micropillar-Testfahrzeug erreichte bei zwei Litern pro Minute das Ergebnis der deckellosen Cold Plate und zog bei höheren Durchflussraten vorbei: Es dissipierte vier Kilowatt bei vier Litern pro Minute und 5,3 Kilowatt bei acht Litern pro Minute. Über das gesamte Testfahrzeug hinweg meldete TSMC eine gleichmäßige Wärmeabfuhr von über fünf Kilowatt.
Microsoft verfolgte einen anderen Ansatz und nutzte gerade Mikrokanäle, die direkt in das GPU-Silizium geätzt wurden, anstatt Mikrosäulen. Noch wichtiger: Microsoft testete an einer echten Nvidia GH200-GPU und nicht an einem thermischen Testfahrzeug, wodurch die tatsächliche Wärmeverteilung und Hotspots präziser erfasst wurden. Microsoft testete eine Reihe von Workloads auf der GPU, darunter HPCG und HPL, jeweils mit unterschiedlichen Anforderungen an Rechen- und Speicherlast.
Über diese Workloads hinweg meldete Microsoft einen um 51 % bis 60 % niedrigeren thermischen Widerstand zwischen Sperrschicht (Junction) und Einlass für die GPU bei einer Durchflussrate von einem Liter pro Minute. Der HBM verbesserte sich weniger, um nur 27 % bis 37 %, da er weiterhin über eine Cold Plate und Thermal Interface Material gekühlt wurde. Insgesamt erzielte das Package eine Reduzierung des thermischen Widerstands um 50 %.
Microsoft lieferte zudem vorläufige Zuverlässigkeitsdaten, die für Rechenzentrumseinsätze mit hohem Bedarf an Zuverlässigkeit und geringen Ausfallzeiten entscheidend sind. Über sechs Monate verzeichnete Microsoft lediglich neun potenzielle Verstopfungsereignisse bei etwa 4.370 Beobachtungen. Die Rate sank im Zeitverlauf, was auf eine anfängliche Instabilität nach der Installation und eine anschließende stabilere Betriebsphase hindeutet. Selbst nach sechs Monaten gab es keine messbare Siliziumerosion in den Mikrokanälen. Auf Node-Ebene absolvierte die GH200 erfolgreich drei Wochen wiederholter Benchmarks, gefolgt von einem einwöchigen Dauerlauf bei stabiler Package-Leistung. Microsoft testet weiterhin die Ausfallrate (Mean Time Between Failures) und die Verfügbarkeit auf Cluster-Ebene.
Marvell und Lightmatter treiben optische Interconnects voran
Die Präsentationen von Marvell zu seiner Optical Multi-Chip Interconnect Bridge (OMIB) und Photonic Fabric – beide durch die Übernahme von Celestial AI Anfang des Jahres erworben – zeigten einen praxisnäheren, kurzfristigen Ansatz für die photonische Integration als vollständige photonische Interposer. Anstatt einen photonischen Interposer mit mehreren Reticles zu fertigen, was aufgrund des Reticle-Stitchings schwierige Ausbeuten mit sich bringt, bettet Marvell ein Photonic Integrated Circuit (PIC) nur dort in den organischen RDL-Interposer ein, wo es benötigt wird, und nutzt in anderen Bereichen elektrische Bridges.
Da das PIC in den RDL eingebettet ist, wären seine Gitterkoppler (Grating Couplers) nach dem Overmolding normalerweise blockiert. Marvell platziert vor dem Molding einen optischen Block aus Silizium oder Glas über dem Gitterbereich, um einen optischen Pfad zur Oberseite aufrechtzuerhalten, wo die Faser-Array-Einheit angebracht werden kann. Das OMIB-Testfahrzeug von Marvell verfügt über einen primären XPU-Die und sechs EIC-Dies auf der Oberseite, mit sechs PICs, sechs elektrischen Bridges und 12 Deep-Trench-Kondensator-Dies, die in den Interposer eingebettet sind. Der etwa zweifach-Reticle-große RDL-Interposer verwendet vier Schichten bei zwei Mikrometern Line-and-Space.
Marvell zeigte eine konzeptionelle Multi-Die-XPU mit optischen Chip-zu-Chip-Interconnects, um Latenz und Hop-Anzahl zu reduzieren. Das Unternehmen behauptet, dass OMIB die Shoreline-Beschränkungen aufhebt, da dieselbe Bridge sowohl Die-zu-Die-Links auf dem Package als auch externe optische Interconnects routen kann. Marvell nennt eine Bandbreitendichte von 1,8 Terabit pro Sekunde pro Quadratmillimeter bei diesem Ansatz.
Kurzfristig sind vertikal gestapelte optische Engines wie TSMCs COUPE leichter zu realisieren als OMIB-Verbindungen oder ein vollständiger photonischer Interposer. Marvell verbindet EIC und PIC mittels Microbumps bei einem 50-Mikrometer-Pitch und montiert die resultierende Engine dann entweder auf das Package-Substrat oder einen Interposer. Die Substrat-Konfiguration kann einen UCIe-S-ähnlichen parallelen Bus bei einem groben 130-Mikrometer-C4-Pitch nutzen, während die Interposer-Konfiguration ein UCIe-A-Interface bei einem engeren 40- bis 45-Mikrometer-Pitch verwenden kann. Marvell bevorzugt den Substrat-Ansatz aufgrund seiner Einfachheit und besseren thermischen Isolierung.
Marvell testete eine optische Engine unter Verwendung eines 5-Nanometer-EIC, vermutlich TSMC N5, mit vier 56-Gigabit-pro-Sekunde-Sende-Empfangs-Paaren für 224 Gigabit pro Sekunde in jede Richtung. Das Design verwendet Elektroabsorptionsmodulatoren (EAM) anstelle der von anderen Firmen bevorzugten Mikroring-Modulatoren, unter Verweis auf eine bessere thermische Stabilität und einen größeren Wellenlängenbereich. Obwohl diese Vorteile real sind, glaubt SemiAnalysis, dass EAMs in der Massenfertigung schwierig zu handhaben sein werden.
Marvell verglich zudem die thermischen Eigenschaften einer optischen Engine, die via UCIe-S auf dem Substrat sowie via UCIe-A auf einem Silizium-Interposer und über eine Silizium-Bridge verbunden ist. Unter voller XPU-Last stieg die PIC-Temperatur auf dem Substrat um weniger als fünf Grad Celsius, gegenüber etwa 25 Grad Celsius auf dem Interposer und etwa 20 Grad Celsius bei der Bridge. Die geringe Wärmeleitfähigkeit des organischen Substrats und der relativ große Luftspalt im Millimeterbereich isolieren das PIC. In beiden UCIe-A-Konfigurationen sorgt das Silizium mit feinem Pitch nahe der XPU für einen thermischen Pfad mit geringem Widerstand.
Die thermischen Transienten treten innerhalb von etwa 30 Millisekunden nach einer Änderung des XPU-Leistungszustands auf. Das PIC erwärmt sich auf dem organischen Substrat mit etwa 10 Grad Celsius pro Sekunde, gegenüber etwa 100 Grad Celsius pro Sekunde bei der Bridge und etwa 120 Grad Celsius pro Sekunde auf dem Interposer. Marvell argumentiert, dass die EAM-Vorspannung elektronisch schnell genug angepasst werden kann, um diesen Änderungen zu folgen, während Ringmodulatoren Heiz- und Feedback-Schleifen erfordern, die durch langsamere Zeitkonstanten begrenzt sind.
Lightmatter gab einen deutlich tieferen Einblick in den Montageprozess, die Faseranbindung und die Packaging-Ergebnisse für die Integration des photonischen Multi-Reticle-Interposers mit ASIC-Chiplets in seiner Passage M1000-Plattform. Das Testfahrzeug nutzt Chip-on-Wafer-Montage, um 15 ASIC-Chiplets auf einem M1000-Interposer mit vier Kacheln zu befestigen. SemiAnalysis schätzt die Interposer-Größe auf etwa 2.100 Quadratmillimeter – etwa die Hälfte der 4.000 Quadratmillimeter großen Acht-Kachel-Konfiguration, die auf der Hot Chips 2025 gezeigt wurde.
Das Anbringen eines Silizium-Interposers dieser Größe auf einem organischen Substrat erzeugt starken Verzug. Das Modul erreichte bei der Reflow-Temperatur von 260 Grad Celsius etwa 59 Mikrometer Verzug und nach dem Abkühlen auf Raumtemperatur etwa 56 Mikrometer. Bei einem 118 Mikrometer dicken Interposer und C4-Bumps mit etwa 176 Mikrometer Pitch reicht dies aus, um die Verbindungsbildung zu gefährden. Lightmatter nutzte eine magnetische Vorrichtung, um das Substrat während der Montage flach zu halten, und meldete eine elektrische Montageausbeute von über 95 % mit intakten Microbump- und C4-Verbindungen über das gesamte Package hinweg.
Lightmatter verwendete einen thermischen Testchip mit vier unabhängig versorgten Quadranten, die jeweils 170 Watt dissipierten, was einer Leistungsdichte von 1,47 Watt pro Quadratmillimeter über die 369 Quadratmillimeter große aktive Fläche entspricht. Bei dieser Leistung erreichte der photonische Interposer etwa 100 Grad Celsius bei Verwendung eines 25 Grad Celsius warmen Kühlmittels, das mit 1,8 Litern pro Minute pro Kilowatt floss. Dies validiert die Kühlung von 680 Watt aus einem konzentrierten Testchip-Bereich in einem Package, das für mehr als 900 Watt über fast drei Reticles an ASIC-Silizium ausgelegt ist.
Hybrid Bonding nähert sich 450 Nanometer Pitch
Die Fortschritte beim Hybrid Copper Bonding konzentrierten sich auf zwei Materialansätze, die die anhaltende Herausforderung adressieren, extrem flache und saubere Schnittstellen bei reduzierter Bondtemperatur zu erhalten. Der erste Ansatz nutzt organische Dielektrika, deren mechanische Nachgiebigkeit die Toleranz gegenüber Partikeln und Oberflächenrauheit erhöht und gleichzeitig die Bondspannung reduziert. Mitsui Chemicals und ASE demonstrierten druckloses Kupfer- und Polymer-Bonding bei 200 Grad Celsius und 10 Mikrometer Pitch. TOK und NYCU zeigten einen 10-sekündigen Bondprozess bei 150 Grad Celsius, wobei bei 200 Grad Celsius gebondete Proben über Zuverlässigkeitstests hinweg einen stabilen Widerstand aufwiesen.
Der zweite Ansatz nutzt feinkörniges Kupfer. Die höhere Korngrenzendichte beschleunigt die Kupferdiffusion bei niedrigeren Temperaturen, wobei ein anschließendes Kornwachstum die Leitfähigkeit erhöht. Intel kombinierte feinkörniges Kupfer mit einem Niedrigtemperatur-Dielektrikum-Stack und erreichte ein gleichmäßiges Wafer-Bonding nach Annealing-Prozessen bei 175 und 200 Grad Celsius. Die elektrische Ausbeute lag bei zwei von drei Proben bei etwa 60 %, wobei Intel diese Ergebnisse aufgrund von Einschränkungen bei Testfahrzeugen und Probing als Untergrenze beschrieb. Die Experimente nutzten Wafer-to-Wafer-Testfahrzeuge anstelle des für die Technologie angestrebten Die-to-Wafer-Prozesses.
Den aggressivsten Pitch zeigten Applied Materials und EV Group, die ein Wafer-to-Wafer-Bonding mit 450 Nanometer Pitch bei 98 % Ausbeute über eine Kette von 20 Millionen Verbindungen demonstrierten. Die Fehleranalyse führte offene Verbindungen auf kohlenstoffreiche Benzotriazol-Rückstände an der Kupferschnittstelle zurück. Ein PVD-TaN- und Ta-Barrier-Stack verbesserte die Ausbeute signifikant. CEA-Leti erreichte separat eine Ausbeute von über 97 % nach einem 100-Grad-Celsius-Annealing ohne Plasmaaktivierung.
Zusammen zeigen diese Ergebnisse, dass die Reduzierung von Pitch und Bondtemperatur eine Ko-Optimierung von Kupfer, Dielektrikum, chemisch-mechanischem Polieren (CMP), Oberflächenvorbereitung und Annealing erfordert, um Hybrid Bonding mit geringem Verzug und ohne Rissbildung zu erreichen. Die kontinuierliche Verfeinerung durch Materiallieferanten und Ausrüstungshersteller sollte die Ausbeute nach dem Bonden ab 2027 weiter verbessern.
Glassubstrate machen Fortschritte, doch SeWaRe bleibt ungelöst
Die Dynamik bei Glassubstraten hat in diesem Jahr etwas nachgelassen, da auf der ECTC weniger innovative Beiträge dazu präsentiert wurden. Das ungelöste Problem bleibt SeWaRe (Side Wall Recess), der seitliche Riss, der an einer gesägten Glaskante unter RDL-Spannung entsteht. Georgia Tech charakterisierte den Fehler experimentell, während Corning Finite-Elemente-Analyse, Peridynamik und analytische Bruchmechanik nutzte, um die Ausbreitung zu modellieren. Dies zeigte, dass steife Kupferschichten Risse in Richtung der Glasmittelebene trieben, während nachgiebige Polymerschichten den Rissverlauf veränderten. Corning fand zudem heraus, dass Polymere mit niedrigem Wärmeausdehnungskoeffizienten in Kombination mit der richtigen Glaswahl das Fehlerrisiko reduzieren könnten.
STATS ChipPAC untersuchte die Montage und Zuverlässigkeit von Packages mit Glaskern. Ihre 74 mal 74 Millimeter großen Glaskern-Packages scheiterten in jedem Testsegment ohne Kantenbeschichtung, während kantenbeschichtete Packages die Montage- und Zuverlässigkeitstests ohne Auffälligkeiten bestanden. Die Kantenbeschichtung reduzierte zudem den Verzug um 33,5 % gegenüber unbeschichteten Glaskern-Packages. Kantenbeschichtungen und das Zurücksetzen von Build-up-Schichten scheinen zunehmend Voraussetzungen für eine zuverlässige Montage von Glaskern-Substraten zu sein.
Positiv zu vermerken ist, dass Intel ein branchenweit erstes 510 mal 515 Millimeter großes, 24-lagiges Panel mit Glaskern präsentierte, das vollständig kupfergefüllte Through-Glass-Vias (TGV), zwei eingebettete EMIB-Bridges und optische Wellenleiter aufwies, die zwischen den TGVs ko-geformt wurden. Der große Prototyp wurde am Intel-Stand ausgestellt und auf bestehenden Linien für organische Substrate verarbeitet; die vereinzelten Einheiten zeigten nach thermischen Schocktests kein SeWaRe. Als OSAT-Anwender maßen Amkor und STATS ChipPAC einen um 30 % bis 40 % geringeren Verzug auf Substratebene bei einem dünneren Glaskern gegenüber ihren organischen Referenzen, wenngleich Montagefehler und Probleme bei der TGV-Füllung zeigen, dass der Prozess noch nicht ausgereift ist. Glas macht echte Fortschritte, doch die Daten dieses Jahres stützen eher die Fertigungsentwicklung als eine großvolumige Adaption.
RDL nähert sich einem Mikrometer Line-and-Space
RDL Line-and-Space schrumpft weiter, auch wenn die Package-Größen zunehmen – primär getrieben durch UCIe 3.0, das Geschwindigkeiten von bis zu 64 Gigatransfers pro Sekunde für zukünftige ASIC-zu-ASIC- und ASIC-zu-HBM-Links unterstützt. Die Roadmap hat sich von 10 Mikrometern Line-and-Space um 2015 auf heute zwei Mikrometer entwickelt, wobei ein Mikrometer als nächstes Ziel in den Fokus rückt. Das Erreichen der Submikron-Ära erfordert wesentliche Änderungen sowohl bei der RDL-Routing-Architektur als auch bei den Fertigungsprozessen. Der Prozess verschiebt sich von semi-additivem Plating hin zu Damascene für Kupfer unter zwei Mikrometern, wo chemisch-mechanische Planarisierung (CMP) und Dielektrika mit geringer Schrumpfung zu den entscheidenden Engpässen werden.
Resonac nutzte Polymer-Damascene und Panel-CMP, um zwei Mikrometer Line-and-Space auf einem 320 mal 320 Millimeter großen Glaspanel zu bilden, einschließlich einer vierlagigen Via-und-Trench-Struktur. Imec und Fujifilm trieben Damascene auf ein Mikrometer Line-and-Space auf 300-Millimeter-Wafern voran. Ushio löste 1,5 Mikrometer Line-and-Space über ein 18-Reticle-Feld ohne Stitching auf, wobei 16 Belichtungen ein vollständiges 510 mal 515 Millimeter Panel abdeckten. Sumitomo Bakelite und Georgia Tech zeigten ein vollständig imidisiertes flüssiges Dielektrikum mit nur 4 % Schrumpfung bei einer relativ niedrigen Temperatur von 200 Grad Celsius und feinen zwei Mikrometern Line-and-Space.
Als fortschrittlichster RDL-Hersteller arbeitete TSMC mit GUC zusammen, um Arbeiten zur achtlagigen RDL-Skalierung vorzustellen, was als das kurzfristige Limit der CoWoS-R-Plattform gilt. GUC demonstrierte ein auf STCO (System-Technology Co-Optimization) basierendes Design- und Validierungs-Flow für die Integration eines 64-Bit-UCIe-A-Interfaces, gefertigt in TSMC N3 und integriert auf einem achtlagigen CoWoS-R-RDL. Das STCO-Framework nutzt Ground-Signal-Ground-interleaved Übertragungsleitungen, um Crosstalk und Skew zu kontrollieren, während Simulationen zeigen, dass auf der C4-Seite integrierte passive Bauelemente für lokales Decoupling sorgen und Spannungsschwankungen an den Chiplet-Microbumps reduzieren.
Das Design zielt auf 16 bis 36 Gigatransfers pro Sekunde mit einem 64-Bit, 10-Spalten-UCIe-A-Interface bei 45 Mikrometer Bump-Pitch. Signalbahnen wurden mit zwei Mikrometern Line-and-Space über sechs Schichten geroutet, wobei die siebte für die Stromversorgung reserviert war. Der Testchip erreichte eine gemessene Augenöffnungsweite auf dem Die von 0,77 Einheitsintervallen bei 32 Gigatransfers pro Sekunde, während Simulationen eine Augenöffnungsweite von 0,74 Einheitsintervallen bei 36 Gigatransfers pro Sekunde zeigten. Die Ergebnisse demonstrieren, dass organische Interposer die Anforderungen an Signal- und Power-Integrität für heterogene Chiplet-Systeme erfüllen können.