SemiAnalysis: SMIC N+3 erreicht TSMC N6-Dichte durch aggressives DUV-Multi-Patterning, doch Lücken bei Leistung und Effizienz bleiben groß
Teardown des Huawei Kirin 9030 vom 14. Juni 2026
SemiAnalysis hat sein Teardown-Engineering-Labor mit einer umfassenden Reverse-Engineering-Analyse des N+3-Prozessknotens von SMIC im Huawei Kirin 9030 offiziell eröffnet. Die Ergebnisse zeigen, dass die chinesische Foundry durch extreme Design-Technology-Co-Optimization einen minimalen Metall-Pitch von 32,5 nm erreicht – etwa 10 % kompakter als der 36-nm-Pitch von Intel 18A im Panther Lake. Diese Kennzahl ist zwar technisch korrekt, verschleiert jedoch eine komplexere Realität: SMIC erreicht zwar eine Logikdichte von 113,4 Millionen Transistoren pro Quadratmillimeter, die dem TSMC N6-Standard entspricht, erkauft sich dies jedoch durch hohe Prozesskomplexität, Kosten und Einbußen bei der Energieeffizienz.
Prozessdichte durch Komplexität statt durch modernste Anlagen
Der Teardown verdeutlicht, wie weit eine reine DUV-Foundry die Halbleiterfertigung unter Exportbeschränkungen treiben kann. SMIC verwendet für seine M0-lokale Verbindungsschicht bei einem 32,5-nm-Pitch ein selbstjustierendes Quadruple-Patterning, während TSMC bei N6 auf ein einfacheres selbstjustierendes Double-Patterning bei etwa 40 nm setzt. Dieser aggressive Multi-Patterning-Ansatz erfordert deutlich mehr Maskenschichten und erhöht die Empfindlichkeit gegenüber Overlay-Fehlern, was direkt in höhere Fertigungskosten und Prozessrisiken mündet.
Auf Ebene der Standardzellen erreicht SMIC eine Zellhöhe von 228 nm bei einem Contacted Gate Pitch von 57 nm, was den Dimensionen von TSMC N6 entspricht. Die Dichtegewinne resultieren aus aggressiven Design-Technology-Co-Optimization-Boostern, darunter Contact-over-Active-Gate (COAG), Single Diffusion Break und eine Reduzierung auf zwei Fins pro Transistor. Zudem nutzt SMIC ein ungewöhnliches 3:2-Verhältnis von Metall zu Gate für die M1-Schicht, was zwar die Routing-Flexibilität erhöht, aber die Layout-Komplexität steigert. Dieses Verhältnis ist bei modernen Knoten weitgehend in Ungnade gefallen; TSMC gab es nach N3B auf, Intel nach der 10-nm-Familie, während Samsung es weiterhin verwendet.
Die Analyse des Fin-Profils zeigt, dass SMIC seine FinFET-Strukturen mit höheren Aspektverhältnissen als TSMC N6 fertigt – gemessen wurden 9,5:1 gegenüber 7,8:1 – bei gleichzeitig geringerer Abrundung an der Oberseite. Während dies theoretisch die elektrostatische Kontrolle und die effektive Kanalbreite verbessert, erhöhen höhere und schmalere Fins bei engeren Pitches die Fertigungsschwierigkeiten und die Fragilität erheblich.
Leistung liegt mehrere Generationen hinter Flaggschiff-Chips
Die tatsächliche Leistung des Kirin 9030 offenbart die Lücke zwischen erreichter Dichte und wettbewerbsfähigen Power-Performance-Area-Metriken. Huaweis Prime-Core liefert eine Integer-Leistung, die pro Taktzyklus in etwa dem Cortex-X2-Design von Arm aus dem Jahr 2021 entspricht. Apples M1-Firestorm-Core von 2020 liegt jedoch pro Takt um 35 % höher und ist bei einer vergleichbaren Leistungsaufnahme von 4,5 W absolut gesehen um 57 % schneller. Aktuelle Spitzenmodelle vergrößern diesen Abstand dramatisch: Der M5 P-Core von Apple bietet eine um 60 % höhere Leistung pro Takt und ist absolut 2,7-mal schneller, während der C1 Ultra von Arm eine um 45 % höhere Leistung pro Takt und die doppelte absolute Leistung aufweist.
Das Effizienzdefizit ist noch gravierender. Apples Effizienz-Kerne liefern eine um 20 % höhere Integer-Leistung bei einem Verbrauch von nur 1 W, verglichen mit 4,5 W für Huaweis Prime-Core. Dieser viereinhalbmal höhere Energiebedarf bei geringerer Leistung spiegelt direkt den Rückstand zwischen SMIC N+3 und modernen Knoten wie TSMC N3P wider, die überlegene Spannungs-Frequenz-Kurven und größere effektive Transistor-Budgets bieten.
Bei der GPU-Leistung verzeichnet Huawei die größten Fortschritte: Der Maleoon 935 Grafikprozessor zeigt im 3DMark Wild Life Extreme eine um 70 % höhere Leistung gegenüber der Vorgängergeneration. Durch das hardwarebeschleunigte Raytracing zieht der Chip in etwa mit älteren Flaggschiffen wie Apples A16 und Samsungs Exynos 2200 gleich. Aktuelle Spitzenprozessoren von Qualcomm und MediaTek bleiben jedoch je nach Workload 2,4- bis 3,7-mal schneller.
SRAM-Skalierung belegt Prozessreife und 8T-Zell-Strategie
Der Teardown enthüllte ein 8-Transistor-SRAM-Zellendesign in der GPU, das einen stärker auf Stabilität ausgerichteten Ansatz verfolgt als die übliche 6-Transistor-Implementierung. Die 8T-Konfiguration fügt zwei Transistoren für einen dedizierten Leseport hinzu, eliminiert Probleme bei Lesezugriffen und ermöglicht eine aggressivere Leistungsoptimierung. Die gemessene Bitcell-Größe von 0,0463 Quadratmikrometern entspricht einer theoretischen Dichte von 21,6 Megabit pro Quadratmillimeter.
SemiAnalysis schätzt, dass eine standardmäßige 6T-High-Density-Zelle auf SMIC N+3 etwa 0,0260 Quadratmikrometer messen würde, was sie in die Nähe von Samsung 7LPP/5LPP und leicht unter TSMC N7/N6 rückt. Dies entspricht einer Flächenreduzierung von etwa 19 % von N+2 auf N+3, was dem Logik-Shrink entspricht und eine relativ saubere SRAM-Skalierung zeigt. Der Cache auf Systemebene erreichte 25,5 Megabit pro Quadratmillimeter, was 66 % der theoretischen Maximaldichte unter Berücksichtigung der peripheren Schaltkreise entspricht.
Materialstack zeigt ausgereifte Integration mit bekannten Engpässen
Die energiedispersive Röntgenspektroskopie (EDS) zeigt, dass SMIC einen Industriestandard-Metallstack mit Tantalnitrid-Barrieren, Kobalt-Linern und -Caps sowie Kupfer-Verbindungen in den lokalen Schichten verwendet. Die kritischen Source-Drain-Kontakte nutzen Kobalt mit Wolfram-Plugs darüber – ein glaubwürdiger, wenn auch nicht bahnbrechender Ansatz. Intel und TSMC haben verschiedene Metallisierungsschemata auf dieser Kontaktebene untersucht, die bei schrumpfenden Dimensionen den größten Widerstands-Engpass in modernen Chips darstellt.
Die eingebetteten Silizium-Germanium-PMOS-Source-Drains scheinen gut integriert zu sein, mit deutlicher Germanium-Konzentration in den EDS-Karten. Diese Technik der Verspannungstechnik (Strain Engineering) ist seit den 45-nm-Knoten Industriestandard und zeugt von einer ausgereiften Prozesskontrolle. Die M0-Schicht weist jedoch sichtbare Abweichungen zu führenden Foundries auf, darunter ein deutlicher Liner-Ausbruch an der Aluminiumoxid-Ätzstoppschicht. Dies könnte zwar ein bewusster Versuch sein, die kritische Dimension an der Unterseite aufgrund der starken Verjüngung zu vergrößern, deutet aber auch auf die Integrationsherausforderungen des extremen Multi-Patterning hin.
Packaging zeigt Standard-Mobile-Implementierung mit regionaler Lieferkette
Der Kirin 9030 verwendet eine konventionelle Package-on-Package-Konstruktion mit LPDDR5X-Speicher, der über einem organischen Redistribution-Layer-Interposer gestapelt ist. Die Speicherkonfiguration variiert je nach Modell: Die Pro-Variante enthält 12 GB Samsung LPDDR5X-9600, gefertigt im 1a-Prozessknoten von Samsung, während in Pro Max-Einheiten sowohl Samsung- als auch CXMT-Packages gefunden wurden. Die CXMT-Dies weisen Dimensionen auf, die einer Dichte von etwa 0,3 Gigabit pro Quadratmillimeter auf dem G4-Prozess des Unternehmens entsprechen, was in etwa der 1z-Generation anderer Hersteller entspricht.
Das Package bleibt vollständig organisch ohne Silizium-Interposer – ein kosteneffizienter Ansatz, der den thermischen Ausdehnungskoeffizienten an die Leiterplatte anpasst und unnötige Kosten für die Bandbreitenanforderungen eines Mobilprozessors vermeidet. Die Röntgentomographie enthüllte mögliche thermische Kupfer-Pillars mit einem Pitch von etwa 253 Mikrometern und einem Durchmesser von 80 Mikrometern, wobei eine funktionale Bestätigung weitere Tests erfordern würde.
Zukünftige Roadmap deutet auf Backside-Kontakte und vertikales Stacking
SemiAnalysis prognostiziert, dass ein theoretischer N+4-Knoten die Zellhöhe auf 198 nm und den Contacted Gate Pitch auf 54 nm reduzieren könnte, durch weitere Verengung der Metallschichten und eine mögliche Reduzierung des Single-Diffusion-Grid-Abstands. Dies würde etwa 137,8 Millionen Transistoren pro Quadratmillimeter erreichen, vergleichbar mit TSMC N5 oder Samsung SF4. Jeder weitere Schritt erhöht jedoch die kumulative Schwierigkeit, da mehr Schichten Quadruple-Patterning und engere Overlay-Budgets erfordern.
Jenseits von N+4 würden signifikante Dichtegewinne wahrscheinlich Backside-Kontakte erfordern, bei denen das Power-Routing und die Source-Drain-Kontakte auf die Rückseite des Wafers verlagert werden, um die Überlastung auf der Vorderseite zu reduzieren. SemiAnalysis schätzt, dass dies eine Zellhöhe von 170 nm und 163,6 Millionen Transistoren pro Quadratmillimeter ermöglichen könnte, was der High-Performance-Bibliotheksdichte von Intel 18A entspricht. Die Integrationskomplexität steigt bei diesem Ansatz jedoch stark an und erfordert neue Prozessabläufe für das Backside-Alignment, das Dünnen des Wafers, die Kontaktfreilegung und die rückseitige Metallisierung.
Huaweis LogicFolding-Strategie zielt auf Systemoptimierung
Huaweis auf der ISCAS 2026 vorgestelltes Tau-Skalierungsgesetz stellt einen grundlegenden strategischen Wandel dar: weg vom Wettbewerb um planare Transistordichte, hin zur Optimierung der gesamten Systemlatenz durch vertikale Integration. Die LogicFolding-Implementierung verteilt Logikblöcke auf mehrere aktive Dies, die mit ultrafeinem Pitch "Face-to-Face" verbunden sind, wobei die Verbindungsschnittstelle effektiv als zusätzliche Metallschicht fungiert, um kritische Pfade zu verkürzen und den Puffer-Overhead zu reduzieren.
Huaweis Roadmap sieht vor, die Frequenzen der Prime-Cores von 2,75 GHz im aktuellen Kirin 9030 auf etwa 5 GHz bis 2031 zu steigern, wobei Zwischenschritte bei 3,1 und 3,39 GHz bereits im Labor getestet werden. Dies ist ein Weg zur Leistungsrückgewinnung, der nicht vom Zugang zur EUV-Lithografie abhängt. Das Unternehmen behauptet, bis 2031 eine Dichte zu erreichen, die der von 14A-Foundry-Knoten entspricht, wobei diese Metrik jedoch Transistoren pro Package-Grundfläche statt pro Die-Fläche misst, was direkte Vergleiche mit Foundry-Knoten problematisch macht.
Würde man Huaweis Methodik auf AMDs MI450X mit einem N2-Top-Die auf einer N3P-Basis anwenden, ergäben sich 460,2 Millionen Transistoren pro Quadratmillimeter im Jahr 2026 – deutlich mehr als Huaweis Ziel von 295 Millionen für 2031. Dies unterstreicht, dass die Dichtekennzahl das Stacking einbezieht, anstatt eine reine prozesstechnologische Leistung darzustellen. Der Ansatz ist echte System-Technology-Co-Optimization, aber die Metriken erfordern eine sorgfältige Interpretation.
Exportkontrollen veränderten das Optimierungsproblem, stoppten aber nicht den Fortschritt
Der Teardown zeigt, dass die EUV-Beschränkungen einen anderen Entwicklungspfad erzwungen haben, anstatt die chinesischen Halbleiterkapazitäten einzufrieren. SMIC erreicht eine vergleichbare Dichte wie der ausgereifte N6-Knoten von TSMC durch eine deutlich höhere Prozesskomplexität und Kosten. Der Kirin 9030 leistet Ähnliches wie drei Jahre alte Android-Flaggschiffe, während er bei Leistung und Effizienz deutlich hinter aktuellen Designs zurückbleibt.
Die strategischen Auswirkungen gehen über einen einzelnen Chip oder ein Unternehmen hinaus. SMIC lizenziert N+2- und N+3-Prozesse auf Anweisung der Regierung an HLMC und Hua Hong, wodurch Fertigungswissen im heimischen Ökosystem verbreitet wird. Sollten diese Prozesse in Ascend-KI-Beschleuniger, T-Head-Designs von Alibaba oder Cambricon-Chips für ByteDance einfließen, verringert sich die Wirksamkeit von Sanktionen gegen einzelne Unternehmen, da sich die Fähigkeiten verbreiten.
Das Bild bei den Design-Tools zeigt parallele Fortschritte. Huawei arbeitet ohne Zugang zu westlichen EDA-Tools von Synopsys und Cadence, nachdem es trotz der kurzen EDA-Restriktionsphase 2025 und deren anschließender Aufhebung auf US-Handelssanktionslisten blieb. Forscher der Peking-Universität kündigten kürzlich Prototypen von EDA-Tools speziell für die LogicFolding-Architektur an, die neue Workflows für mehrschichtiges Layout und Floorplanning erfordern. Dies stellt eine Ökosystementwicklung dar, die über das bloße Kopieren bestehender Ansätze hinausgeht.
SemiAnalysis betritt den Teardown-Markt mit fortschrittlichen Laborkapazitäten
Die öffentliche Einführung des SemiAnalysis Teardown Engineering and Evaluation Lab stellt einen direkten Wettbewerb zu TechInsights dar, das jahrzehntelang eine nahezu unangefochtene Marktposition innehatte, sich in Private-Equity-Besitz befindet und derzeit zum Verkauf steht. SemiAnalysis berichtet, trotz des Verzichts auf Venture-Capital- oder Private-Equity-Finanzierung und einer Gründung vor erst sechs Jahren, TechInsights beim Umsatz übertroffen zu haben. Das Unternehmen gibt an, dass seine gründergeführte Struktur ein schnelleres Agieren ermögliche und die Freiheit biete, Teardowns von Kunden-Chips öffentlich zu machen, während die bezahlte Arbeit auf Rechenzentrumskomponenten fokussiert sei.
Zu den Fähigkeiten des Labors gehören Transmissionselektronenmikroskopie mit gezielten Querschnitten durch Logik- und Speicherbereiche, energiedispersive Röntgenspektroskopie zur Materialzusammensetzungsanalyse und Röntgentomographie für die zerstörungsfreie dreidimensionale Package-Bildgebung. Das Unternehmen hat bereits Umsätze mit Teardowns fortschrittlicher Rechenzentrumschips generiert, darunter das Reverse Engineering der COUPE CPO-Optik-Engine eines großen TSMC-Kunden mit EIC-3D-Stack, ohne jedoch den Namen des Kunden zu nennen.
Der Zeitpunkt stellt eine strategische Herausforderung für TechInsights dar, das einen Käufer sucht und sich gleichzeitig einem neuen Wettbewerber in einem Markt gegenübersieht, der historisch durch hohe Markteintrittsbarrieren aufgrund von Ausrüstungskosten und technischem Fachwissen geprägt war. SemiAnalysis erklärt, das Labor aggressiv auszubauen, und betont, dass es aufgrund seiner unabhängigen Eigentümerstruktur Ergebnisse freier veröffentlichen könne.