SemiAnalysis：IntelのEMIB-TがTSMCとの先端パッケージング競争で差を縮小、カスタムHBMがAIアクセラレータの経済性を再定義
ECTC 2026カンファレンス、2026年7月2日
今年のElectronic Components and Technology Conference（ECTC）において、先端パッケージングを巡る競争は決定的な転換点を迎えた。Intelはこれまでで最も包括的な「EMIB-T」のロードマップを公開し、TSMCのプラットフォーム「CoWoS」の優位性を直接脅かすバンプピッチでの性能を実証した。一方、MarvellがカスタムHBMに関する詳細な技術解説を行ったことで、アクセラレータ設計者が現在メモリインターフェースに占有されているダイ面積の60%を回収できる可能性が浮き彫りになった。この変化は、Nvidiaが「Feynman」アーキテクチャへの導入を準備する中、GPUの経済性に甚大な影響を与えることになる。
IntelのEMIB-Tロードマップ、Google TPU v9の採用を照準
ECTCにおけるIntelの存在感は圧倒的で、TSMCのわずか3件に対し12件の論文を発表し、その技術的実体も発表数に見合うものだった。同社は、Granite Rapidsで採用された45ミクロンピッチに対し、65%のバンプ密度向上を実現する36ミクロンピッチのEMIB-Tを、2倍のレチクルサイズのシリコンパッケージ上で動作させるデモンストレーションを行った。さらに重要な点として、Intelは現在4.5倍のレチクルサイズパッケージへの検証を拡大しており、2026年末までの認証取得を目指している。
ピッチのロードマップはさらに先を見据えている。Intelは、1つの3mm×18mmのEMIB-Tブリッジを介して2つの1レチクルダイを接続する、25ミクロンピッチで動作するテスト車両を公開した。しかし、25ミクロンを下回ると、はんだ量の制約が深刻化し、制限要因がブリッジの配線密度からバンプ形成、配置精度、およびアセンブリ歩留まりへと移行することをIntelは認めている。
最も衝撃的だったのは、Intelによるクォーターパネルのデモンストレーションである。これは約67レチクル分に相当する240mm×240mmのテスト車両だ。ブースのサンプルではその規模ゆえの深刻な反りが見られたが、メッセージは明白だった。Intelはクォーターパネル、さらにはフルパネル寸法でオーバーレイ精度を維持するための高度なリソグラフィ手法を評価しているが、基板の取り扱いやパネルレベルでのパターニングが依然として第一の制約となっている。
EMIB-Tアーキテクチャ自体も、現行製品に搭載されている埋め込みブリッジから大幅に進化している。断面図からは、M1とM2の間に集積された金属-絶縁体-金属（MIM）キャパシタを含む、4層の配線層を備えた10層の金属層が明らかになった。EMIB-Tの名称の由来であるシリコン貫通ビア（TSV）は、ブリッジを介した垂直方向の電力供給を可能にし、パッケージやダイ側の配線を横方向に伝送する必要がある従来のEMIBと比較して、DC電圧降下を68%から80%低減する。
Intelは、ブリッジ上のMIMキャパシタについて、Intel 18Aプロセス技術と同等の500nF/mm²（平方ミリメートルあたり500ナノファラド）の容量密度を公表した。同社は、これらのキャパシタがブリッジキャパシタなしのEMIB-Tパッケージと比較して、電力供給ネットワーク（PDN）のACインピーダンスを82%以上改善し、HBM4Eの電力供給課題に直接対処できるとしている。
特にHBM4Eに関しては、12Gbpsから16Gbpsの速度でのチャネル性能をシミュレーションした。12Gbpsでは、受信側のイコライゼーションなしで約67%のユニットインターバル（UI）アイ幅を示し、1タップの判定帰還型イコライザー（DFE）を使用することで72.5%に改善した。パッド容量をわずかに削減することで、すべてのテスト速度でUIアイ幅は60%以上を維持した。
こうした進歩にもかかわらず、Intelはいくつかの指標でTSMCに後れを取っている。TSMCはすでにディープトレンチキャパシタの統合を展開済みであり、統合電圧レギュレータやアクティブなローカルシリコンインターコネクトにおいても先行している。Intelも基板コア埋め込み型のディープトレンチキャパシタのコンセプトや、2,500nF/mm²を超えるキャパシタの構想を明らかにしているが、いずれも出荷製品には搭載されていない。EMIB-Tは差を確実に縮めているものの、Intelは長年量産実績を積んできたエコシステムを依然として追いかける立場にある。これらの開示は、EMIB-TがGoogleのTPU v9向けに位置付けられており、大型パッケージのAIアクセラレータ製造に復帰するためのIntelの最も現実的な道筋であることを強く示唆している。
MarvellのカスタムHBMが「ショアライン問題」を解決
MarvellのECTCでのプレゼンテーションは、同社が2024年のインダストリー・アナリスト・デイで発表したものの、これまで曖昧だった「カスタムHBM」のパッケージレベルでの詳細をようやく明らかにした。その経済的論理は単純かつ冷徹だ。JEDEC標準のHBMは、すべてのアクセラレータに対して標準PHYの実装と、標準化されたパッド配置を持つ極めて広帯域な並列インターフェースの配線を強制する。パッケージが大型化しHBMの速度が向上するにつれ、この固定された境界条件は、ショアライン（チップ外周）、配線密度、電力供給、および信号整合性の最適化を困難にしている。
カスタムHBMは、DRAMコアダイはそのままに、ベースダイを先端ロジックプロセスで製造されたカスタム版に置き換える。このカスタムベースダイには、HBMコントローラー、管理・監視機能、カスタムロジック、および拡張インターフェースが統合される。Marvellによれば、この手法によりホストASICのHBM PHYおよび関連ロジックが占有する面積を約60%削減でき、コンピューティング、キャッシュ、またはI/Oのための面積を直接的に解放できるという。
配線の改善も同等に重要だ。Marvellの例では、1,024チャネルを32Gbpsで動作させ、4.1TB/sの帯域を実現した。これは16Gbpsで動作する2,048ビットのJEDEC HBM4Eインターフェースに相当する。カスタムインターフェースにより、インターポーザーのチャネル長は6.5mmから1.5mmに短縮され、帯域幅を増加させながらも同じ9層の配線層と2ミクロンのライン・アンド・スペースを維持できた。
Marvellの実装では、シリコンではなく有機再配線層（RDL）インターポーザーを使用しており、パッケージングコストを削減している。有機RDLは、CoWoS-SのシリコンインターポーザーやCoWoS-LおよびEMIB-Tのシリコンブリッジよりも配線ルールが粗いため、Marvellは帯域密度を最大化しつつクロストークを制御するために、セクションごとにカスタマイズされたシールドと配線パターンに依存せざるを得ない。
戦略的な影響は単一製品にとどまらない。GTCにおいてNvidiaは、FeynmanがカスタムHBMを採用することを発表したが、その理由はMarvellの主張と一致している。すなわち、より高い帯域幅、より低い消費電力、そしてHBMインターフェースによって消費されるアクセラレータダイ面積の劇的な削減だ。SemiAnalysisの試算では、Rubin GPUダイ面積の約16%がHBM関連のロジックとPHYに割かれている。カスタムHBMにより、Nvidiaはその負担の多くをHBMベースダイにオフロードし、収益を生むコンピューティングのためにシリコン面積を回収できる。
また、カスタムHBMは標準リンクを超えた拡張インターフェースも可能にする。すべてのメモルトラフィックを制限のあるアクセラレータダイのショアラインに通すのではなく、ベースダイがセカンダリメモリコントローラーとして機能し、より大容量・低帯域のLPDDRや、さらには2層目のHBMへとファンアウトすることも可能だ。このアーキテクチャは、AMDの次期MI450および将来のMI500 GPUに直接関連しており、これらはメモリ容量増強のためにLPDDRをサポートする予定である。
HBM4Eインターポーザーの複雑性が倍増
SamsungによるHBM4Eインターポーザーのプレゼンテーションは、業界が直面するパッケージングの課題を定量化した。HBM4Eはデータレートを12Gbps以上に引き上げると同時にI/Oピン数を倍増させるため、配線の複雑性はHBM3Eの2倍、HBM2の5倍のインターポーザー層を必要とする可能性がある。I/O数の増加とデータレートの向上により、消費電力はHBM3E比で86%、HBM2比で5.6倍に増加すると予測されている。
Samsungは、必要とされる層数を20%削減できると主張する8層のシリコンインターポーザーを提案した。このインターポーザーは、高速信号をシールドするために2信号1グラウンドの千鳥配置を繰り返しており、層の75%が信号配線に割り当てられている。この設計には超高密度キャパシタが組み込まれているが、これはIntel EMIB-TのMIMキャパシタやTSMC CoWoSのディープトレンチキャパシタに似ているものの、信号配線にも多用されるM1層にしか配置できないという制約がある。
配線が不均衡な場合、キャパシタがインターフェースの片側に押しやられ、ロジック側とHBM側で電力供給ネットワークの挙動に不均一が生じる。Samsungのレイアウトは、M1および他の層全体に配線を再分配することで、キャパシタをインターフェース全体に均等に配置できるようにし、PDNインピーダンスと電圧ノイズを低減しつつ、配線密度を管理可能なレベルに維持している。
Samsungはまた、特にハイブリッドボンディングを用いたHBMの熱対策にも言及した。16段積層のHBMでは熱抵抗は許容範囲内だが、将来の20段、24段積層では新たなアプローチが必要となる。Samsungは、2つのGPUダイと8つのHBMスタックを備えたNvidia Blackwellに類似した2.5D GPUパッケージ上のHBMについて、熱圧着と銅ハイブリッドボンディングを比較した。銅ハイブリッドボンディングを使用することで、内部HBM熱抵抗は空冷で12.2%、液冷で12.9%低下した。HBMの総熱抵抗は空冷で3.5%、液冷で7.7%低下した。
熱的利点が不均一なのは、銅ハイブリッドボンディングが熱ネットワークの一部にしか対処できないためだ。Samsungは経路を内部抵抗、システムレベル抵抗、GPU-HBM間クロストークに分離した。内部抵抗とクロストークは約12.5%および9.8%低下したが、熱界面材料（TIM）や冷却を含むシステムレベル抵抗は約2.3%増加した。
メモリ負荷の高いワークロードや、メモリコントローラーとロジックの一部がベースダイに移動するカスタムHBM実装など、HBMベースダイへの電力供給が増えるにつれ、GPU-HBM間の熱クロストークが総熱抵抗に占める割合は、ベースダイ電力の基準値で13%から、3倍の電力で5%へと低下する。Samsungは、銅ハイブリッドボンディングへの移行により、パッケージ電力が一定であれば吸気温度を1〜2℃上昇させられるか、温度が一定であればパッケージ電力を約4%増加させられ、冷却電力を約7%削減できると試算している。
マイクロ流体冷却が5kWパッケージを実現
TSMCは、CoWoS-R上の大型GPUテスト車両において、シリコン直接冷却のデモンストレーションを行った。これは3.3倍レチクルインターポーザーに4つのSoCダイと8つのHBMスタックを搭載したものだ。同社は、従来の蓋付きコールドプレートパッケージ、蓋なしコールドプレートパッケージ、およびSoCダイの背面にマイクロピラーを直接形成したマイクロピラー直接シリコン設計の3つのアプローチを比較した。
従来の冷却で毎分1〜2リットルの流量の場合、蓋付きパッケージは1.9〜2.3kW、蓋なしパッケージは2.5〜3.0kWを放熱し、比較的温かい40℃の脱イオン水を使用した。どちらのソリューションも、熱界面材料がボトルネックとなるため、毎分4リットルを超えると飽和する。マイクロピラーテスト車両は、毎分2リットルで蓋なしコールドプレートの結果と一致し、より高い流量ではそれを上回り、毎分4リットルで4kW、毎分8リットルで5.3kWを放熱した。テスト車両全体で、TSMCは5kWを超える均一な放熱を報告した。
Microsoftは異なるアプローチを採用し、マイクロピラーではなくGPUシリコンに直接エッチングされたストレートマイクロチャネルを使用した。より重要な点として、Microsoftは熱テスト車両ではなく実際のNvidia GH200 GPUでテストを行い、実際の熱分布とホットスポットをより正確に捉えた。MicrosoftはHPCGやHPLなど、コンピューティングとメモリのストレス特性が異なる様々なワークロードをGPUでテストした。
これらのワークロード全体で、Microsoftは毎分1リットルの流量において、GPUの接合部から吸気口までの熱抵抗が51%〜60%低下したと報告した。HBMの改善は27%〜37%にとどまったが、これは依然としてコールドプレートと熱界面材料を介して冷却されていたためである。全体として、パッケージは熱抵抗を50%削減した。
Microsoftはまた、高い信頼性と低いダウンタイムが求められるデータセンター展開に不可欠な、予備的な信頼性データも提供した。6か月間にわたり、約4,370回の観測の中で、詰まりの可能性がある事象はわずか9回のみだった。この発生率は時間とともに低下しており、設置直後の初期不安定期を経て、より安定した運用期間に入ったことが示唆された。6か月経過後も、マイクロチャネルに測定可能なシリコンの侵食は見られなかった。ノードレベルでは、GH200は3週間の繰り返しベンチマークと、その後の1週間の安定したパッケージ電力での連続稼働を問題なく完了した。Microsoftは現在、クラスターレベルでの平均故障間隔（MTBF）と可用性をテスト中である。
MarvellとLightmatterが光インターコネクトを推進
Marvellは、今年初めにCelestial AIを買収して獲得した「Optical Multi-Chip Interconnect Bridge」および「Photonic Fabric」に関するプレゼンテーションを行い、フルフォトニックインターポーザーよりも実用的で短期的なフォトニック統合アプローチを明らかにした。レチクルスティッチング（つなぎ合わせ）による歩留まりの課題があるマルチレチクルフォトニックインターポーザーを製造するのではなく、Marvellは必要な場所にのみフォトニック集積回路（PIC）を有機RDLインターポーザーに埋め込み、他の領域には電気ブリッジを使用する。
PICはRDLに埋め込まれているため、通常であればオーバーモールド後にグレーティングカプラが塞がれてしまう。Marvellは、ファイバーアレイユニットを取り付けられる上面への光路を維持するため、成形前にグレーティング領域の上にシリコンまたはガラスの光学ブロックを配置する。MarvellのOMIBテスト車両には、1つの主要XPUダイと6つのEICダイが上に配置され、6つのPIC、6つの電気ブリッジ、および12のディープトレンチキャパシタダイがインターポーザーに埋め込まれている。約2倍レチクルサイズのRDLインターポーザーは、2ミクロンのライン・アンド・スペースで4層を使用している。
Marvellは、遅延とホップ数を削減するために光チップ間インターコネクトを備えたコンセプトモデルのマルチダイXPUを公開した。同社は、OMIBは同じブリッジでパッケージ内ダイ間リンクと外部光インターコネクトの両方をルーティングできるため、ショアラインの制限を排除できると主張している。Marvellはこのアプローチにより、1.8Tbps/mm²の帯域密度を達成できるとしている。
短期的には、TSMCのCOUPEのような垂直積層型光エンジンの方が、OMIBスタイルの接続やフルフォトニックインターポーザーよりも実現可能性が高い。Marvellは50ミクロンピッチのマイクロバンプを使用してEICとPICを接続し、完成したエンジンをパッケージ基板またはインターポーザーに取り付ける。基板構成では130ミクロンの粗いC4ピッチでUCIe-Sのような並列バスを使用でき、インターポーザー構成では40〜45ミクロンのよりタイトなUCIe-Aインターフェースを使用できる。Marvellは、その単純さと優れた熱分離の観点から基板アプローチを推奨している。
Marvellは、5nmのEIC（おそらくTSMC N5）を使用した光エンジンをテストし、56Gbpsの送受信ペアを4つ備え、各方向に224Gbpsを実現した。この設計では、他社が好むマイクロリング変調器ではなく、より優れた熱安定性と広い動作波長範囲を持つ電気吸収型変調器（EAM）を採用している。これらの利点は本物だが、SemiAnalysisはEAMの量産は困難であると考えている。
Marvellはまた、基板上のUCIe-S、およびシリコンインターポーザー上とシリコンブリッジ上の両方でのUCIe-Aを介して接続された光エンジンの熱特性を比較した。XPU全負荷時、PIC温度の上昇は基板上で5℃未満だったのに対し、インターポーザー上で約25℃、ブリッジで約20℃だった。有機基板の低い熱伝導率と比較的大きなミリメートル単位の空気層がPICを断熱している。UCIe-Aの両構成では、XPUに近い微細ピッチのシリコンが低抵抗の熱経路を提供している。
熱過渡現象はXPUの電力状態の変化から約30ミリ秒以内に発生する。PICは有機基板上で毎秒約10℃加熱されるのに対し、ブリッジでは毎秒約100℃、インターポーザー上では毎秒約120℃で加熱される。Marvellは、EAMのバイアス電圧はこれらの変化を追跡するのに十分な速さで電子的に調整できるが、リング変調器はより遅い時定数によって制限されるヒーターとフィードバックループが必要になると主張している。
Lightmatterは、同社の「Passage M1000」において、マルチレチクルフォトニックインターポーザーをASICチップレットと統合するためのアセンブリプロセス、ファイバー取り付け、およびパッケージング結果について、より詳細な洞察を提供した。テスト車両はチップ・オン・ウェハアセンブリを使用して、15個のASICチップレットを4タイルのM1000インターポーザーに取り付けている。SemiAnalysisの試算では、インターポーザーは約2,100mm²であり、Hot Chips 2025で示された8タイル構成の4,000mm²の約半分である。
このサイズのシリコンインターポーザーを有機基板に取り付けると、深刻な反りが発生する。モジュールは260℃のリフロー温度で約59ミクロンの反りに達し、室温に戻った後も約56ミクロンの反りが残った。118ミクロン厚のインターポーザーと約176ミクロンピッチのC4バンプでは、接合部の形成を損なうのに十分な値だ。Lightmatterは磁気治具を使用して取り付け中に基板を平らに保持し、95%以上の電気的アセンブリ歩留まりを報告しており、パッケージ全体で健全なマイクロバンプとC4接合が確認された。
Lightmatterは、それぞれ170Wを消費する4つの独立した電源を備えた熱テストチップを使用し、369mm²のアクティブ領域全体で1.47W/mm²の電力密度を実現した。この電力で、フォトニックインターポーザーは、毎分1.8リットル/kWの流量で流れる25℃の冷却水を使用して約100℃に達した。これは、3レチクル近いASICシリコン全体で900W以上を想定したパッケージにおいて、集中したテストチップ領域から680Wを冷却できることを実証している。
ハイブリッドボンディングが450nmピッチへ
銅ハイブリッドボンディングの進歩は、ボンディング温度を下げながら極めて平坦でクリーンな界面を維持するという永続的な課題に取り組む、2つの材料アプローチに集中している。1つ目は有機誘電体を使用するもので、機械的なコンプライアンス（柔軟性）が粒子や表面粗さに対する許容度を高め、ボンディング応力を低減する。三井化学とASEは、200℃および10ミクロンピッチでの無加圧銅・ポリマーボンディングを実証した。東京応化工業（TOK）と国立陽明交通大学（NYCU）は150℃での10秒間のボンディングプロセスを実証し、200℃でボンディングしたサンプルは信頼性試験を通じて安定した抵抗を維持した。
2つ目のアプローチは微細結晶銅を使用するものである。その高い粒界密度が低温での銅の拡散を加速させ、その後の結晶成長が導電性を高める。Intelは微細結晶銅と低温誘電体スタックを組み合わせ、175℃および200℃のアニール後に均一なウェハボンディングを達成した。電気的歩留まりは3つのサンプルのうち2つで約60%だったが、Intelはテスト車両とプロービングの制限により、これは下限値であると説明している。この実験では、技術のターゲットであるダイ・オン・ウェハプロセスではなく、ウェハ・オン・ウェハのテスト車両が使用された。
最もアグレッシブなピッチはApplied MaterialsとEV Groupによるもので、2,000万個のリンクチェーン全体で98%の歩留まりとなる450nmピッチのウェハ・オン・ウェハボンディングを実証した。故障解析では、オープンリンクは銅界面の炭素が豊富なベンゾトリアゾール残渣に関連していることが判明した。PVDによるTaNおよびTaバリアスタックが歩留まりを大幅に改善した。CEA-Letiは別途、プラズマ活性化なしで100℃のアニール後に97%以上の歩留まりを達成した。
これらの結果は、ピッチとボンディング温度を低減するには、銅、誘電体、化学機械研磨（CMP）、表面処理、およびアニールを共同最適化し、反りが少なくクラックのないハイブリッドボンディングを実現する必要があることを示している。材料サプライヤーと装置ベンダーによる継続的な改良により、2027年以降はボンディング後の歩留まりが向上するはずだ。
ガラス基板は進展するもSeWaReは未解決
ガラス基板の勢いは今年やや減速し、ECTCで発表された革新的な論文は少なかった。未解決の問題は依然として「SeWaRe」（RDL応力下でダイシングされたガラスエッジから始まる横方向のクラック）である。ジョージア工科大学が実験的に故障を特徴付けた一方で、コーニングは有限要素解析、ペリダイナミクス、および解析的破壊力学を使用してその伝播をモデル化し、硬い銅層がクラックをガラスの中間面へと誘導する一方、柔軟なポリマー層がクラックの経路を変えることを示した。コーニングはまた、熱膨張係数の低いポリマーと適切なガラス選択を組み合わせることで、故障リスクを低減できることを発見した。
STATS ChipPACは、大型ガラスコアパッケージのアセンブリと信頼性を調査した。同社の74mm×74mmのガラスコアパッケージは、エッジコーティングなしではすべてのテストセグメントで失敗したが、エッジコーティングされたパッケージは異常なくアセンブリと信頼性テストを完了した。エッジコーティングはまた、コーティングなしのガラスコアパッケージと比較して反りを33.5%低減した。ビルドアップのプルバックとエッジコーティングは、信頼性の高いガラスコア基板アセンブリの要件となりつつある。
前向きな点として、Intelは業界初となる510mm×515mm、24層のガラスコアパネルを実証した。これには完全に銅で充填されたガラス貫通ビア（TGV）、2つの埋め込みEMIBブリッジ、およびTGV間に共形成された光導波路が含まれている。この大型プロトタイプはIntelのブースで展示され、既存の有機基板ラインで処理された。切り出されたユニットは、熱衝撃試験後にSeWaReを示さなかった。OSATの採用企業であるAmkorとSTATS ChipPACは、有機基板のリファレンスよりも薄いガラスコアで30%〜40%低い基板レベルの反りを測定したが、アセンブリの欠陥やTGV充填の問題は、このプロセスが依然として未成熟であることを示している。ガラスは着実に進歩しているが、今年のデータは依然として量産採用というよりも製造開発を裏付けるものとなっている。
RDLは1ミクロンのライン・アンド・スペースへ
パッケージサイズが拡大する中でもRDLのライン・アンド・スペースは縮小を続けており、これは主に将来のASIC間およびASIC-HBM間リンク向けに最大64Gbpsの速度をサポートする「UCIe 3.0」によって推進されている。ロードマップは2015年頃の10ミクロンから現在は2ミクロンへと進展しており、1ミクロンが次のターゲットとして浮上している。サブミクロン時代に到達するには、RDL配線アーキテクチャと製造プロセスの両方に大きな変更が必要となる。プロセスはセミアディティブめっきから、2ミクロン未満の銅に向けたダマシン法へと移行しており、化学機械研磨（CMP）平坦化と低収縮誘電体が重要なゲートステップとなっている。
Resonacは、ポリマーダマシンとパネルCMPを使用して、4層のビア・アンド・トレンチ構造を含む320mm×320mmのガラスパネル上に2ミクロンのライン・アンド・スペースを形成した。Imecと富士フイルムは、300mmウェハ上でダマシン法を1ミクロンのライン・アンド・スペースまで押し進めた。ウシオ電機は、18レチクルフィールド全体でスティッチングなしで1.5ミクロンのライン・アンド・スペースを解像し、16回の露光で510mm×515mmのフルパネルをカバーした。住友ベークライトとジョージア工科大学は、200℃という比較的低温でわずか4%の硬化収縮率を示す完全にイミド化された液体誘電体と、2ミクロンの微細なライン・アンド・スペースを披露した。
最先端RDL製造におけるTSMCの取り組み
最先端のRDLメーカーであるTSMCはGUCと協力し、8層RDLスケーリングに関する研究を発表した。これはCoWoS-Rプラットフォームの短期的な限界であると考えられている。GUCは、TSMC N3で製造され、8層CoWoS-R RDLに統合された64ビットUCIe-Aインターフェースを統合するための、STCO（System Technology Co-Optimization）ベースの設計および検証フローを実証した。そのSTCOフレームワークは、クロストークとスキューを制御するためにグラウンド-信号-グラウンドのインターリーブ伝送線路を使用しており、シミュレーションではC4側に統合された受動デバイスが局所的なデカップリングを提供し、チップレットのマイクロバンプにおける電圧変動を低減することが示されている。
この設計は、45ミクロンバンプピッチで64ビット、10カラムのUCIe-Aインターフェースを使用し、16〜36Gbpsをターゲットとしている。信号トレースは6層全体で2ミクロンのライン・アンド・スペースで配線され、7層目は電力供給用に確保されている。テストチップは32Gbpsで測定されたオンダイアイ幅で0.77 UIを達成し、シミュレーションでは36Gbpsで0.74 UIのアイ幅を示した。これらの結果は、有機インターポーザーがヘテロジニアスなチップレットシステムにおける信号および電力整合性の要件を満たせることを実証している。