SemiAnalysis：SMICの「N+3」はDUVの多重露光でTSMC「N6」相当の密度を達成するも、性能と効率の格差は依然として大きい
2026年6月14日：Huawei「Kirin 9030」の分解調査報告
SemiAnalysisは自社の分解エンジニアリングラボを正式に立ち上げ、その第一弾としてHuaweiの「Kirin 9030」に搭載されたSMICの「N+3」プロセスノードを包括的にリバースエンジニアリングした。その結果、同社は極限の設計技術共最適化（DTCO）により、32.5nmの最小メタルピッチを実現していることが判明した。これはIntelの「18A」プロセス（Panther Lake）の36nmピッチを約10%上回る微細化である。しかし、この数字は技術的には正確であるものの、より複雑な実態を覆い隠している。SMICはEUV（極端紫外線）露光装置を使わずに、TSMCの「N6」に相当する1平方ミリメートルあたり1億1,340万トランジスタというロジック密度を達成したが、その代償としてプロセス複雑性の増大、コスト高、そしてワットあたりの性能低下を招いている。
最先端装置ではなく、複雑性で達成したプロセス密度
今回の分解調査は、輸出規制下においてDUV（深紫外線）露光装置のみを使用するファウンドリが、半導体製造の限界をどこまで押し広げられるかを示している。SMICはM0層（ローカルインターコネクト層）に32.5nmピッチの自己整合型クアッドパターニング（SAQP）を採用している。これはTSMCのN6が採用する、より緩やかな約40nmの自己整合型ダブルパターニング（SADP）と比較して極めて攻撃的な手法だ。この多重露光の多用は、大幅に多くのマスク層を必要とし、オーバーレイ（重ね合わせ）精度の要求を厳しくするため、製造コストとプロセスリスクの増大に直結する。
スタンダードセルレベルでは、SMICはTSMCのN6と同等の57nmのコンタクトゲートピッチで、228nmのセル高を実現している。この密度向上は、コンタクト・オーバー・アクティブゲート（COAG）、シングルディフュージョンブレイク、トランジスタあたりのフィン数を2本に減らすフィン・デポピュレーションといった、攻撃的なDTCOブースターによって達成されている。またSMICは、M1層に3:2という特異なメタル・ゲート比を採用しており、レイアウトの複雑さと引き換えにルーティングの柔軟性を確保している。この比率は、TSMCがN3B以降、Intelが10nmファミリー以降採用を見送るなど、最先端ノードでは廃れつつある手法だが、Samsungは継続して使用している。
フィン断面の解析では、SMICがFinFET構造においてTSMCのN6（7.8:1）よりも高い9.5:1というアスペクト比を採用しており、頂部の丸みも抑えられていることがわかった。これは理論上、静電制御と実効チャネル幅を改善するが、より狭いピッチで高く細いフィンを形成することは製造難易度と構造的脆弱性を大幅に高めることになる。
性能はフラッグシップ機に数世代分及ばず
Kirin 9030の実性能は、密度を達成することと、競争力のあるPPA（電力・性能・面積）指標を実現することの間の溝を浮き彫りにした。Huaweiのプライムコアのクロックあたりの整数演算性能は、Armの2021年の設計である「Cortex-X2」と同等程度である。一方、Appleの2020年の「M1（Firestorm）」コアは、同様の4.5Wという消費電力下で、クロックあたりで35%、絶対性能では57%高い性能を維持している。現在の最先端設計との差はさらに劇的だ。Appleの「M5」Pコアはクロックあたりで60%、絶対性能で2.7倍の性能を示し、Armの「C1 Ultra」もクロックあたり45%、絶対性能で2倍の差をつけている。
効率面での劣勢はさらに顕著だ。Appleの効率コアは、Huaweiのプライムコアが4.5Wを消費するのに対し、わずか1Wの消費電力で20%高い整数演算性能を発揮する。この低性能でありながら消費電力が4.5倍という事実は、SMICのN+3と、優れた電圧・周波数特性および実効トランジスタ予算を持つTSMCの「N3P」のような最先端ノードとの格差を直接的に反映している。
GPU性能についてはHuaweiが最も大きな進歩を見せており、グラフィックスプロセッサ「Maleoon 935」は、「3DMark Wild Life Extreme」において前世代比で70%の性能向上を達成した。ハードウェアアクセラレーションによるレイトレーシング機能の追加により、Appleの「A16」やSamsungの「Exynos 2200」といった旧世代のフラッグシップ機に並ぶ水準にある。しかし、QualcommやMediaTekの現在のフラッグシッププロセッサと比較すると、ワークロードにもよるが2.4倍から3.7倍の性能差がある。
SRAMスケーリングは成熟を示すも、8Tセル戦略が明らかに
今回の分解では、GPUに8トランジスタ（8T）のSRAMセル設計が採用されていることが判明した。これは一般的な6トランジスタ（6T）構成よりも安定性を重視したアプローチである。8T構成では、読み出し専用ポート用にトランジスタを2つ追加することで、読み出し時の誤動作（リードディスターブ）を排除し、より攻撃的な性能チューニングを可能にしている。測定されたビットセルサイズは0.0463平方ミクロンで、理論上の密度は1平方ミリメートルあたり21.6メガビットとなる。
SemiAnalysisの推定では、SMICのN+3における標準的な6T高密度セルは0.0260平方ミクロンとなり、Samsungの「7LPP/5LPP」に近く、TSMCの「N7/N6」をわずかに下回る水準だ。これはN+2からN+3への約19%の面積縮小を意味し、ロジックの微細化と連動した比較的クリーンなSRAMスケーリングを示している。システムレベルのキャッシュ密度は1平方ミリメートルあたり25.5メガビットで、周辺回路を考慮すると理論最大密度の66%に達している。
材料スタックから見える成熟した統合と既知のボトルネック
エネルギー分散型X線分光法（EDS）による解析の結果、SMICは窒化タンタルバリア、コバルトライナーおよびキャップ、銅インターコネクトをローカル層に使用する業界標準のメタルスタックを採用していることがわかった。重要なソース・ドレインコンタクトにはコバルトを使用し、その上にタングステンプラグを配置しており、最先端とは言えないまでも信頼できるアプローチだ。IntelやTSMCもこのコンタクトレベルで様々な金属化スキームを模索してきたが、これは微細化が進む現代のチップにおいて最大の抵抗ボトルネックとなっている。
埋め込みシリコンゲルマニウム（SiGe）を用いたPMOSのソース・ドレインは、EDSマップ上でゲルマニウム濃度が明確に確認でき、良好に統合されている。この歪みエンジニアリング技術は45nmノード以降の業界標準であり、成熟したプロセス制御を反映している。しかし、M0層には大手ファウンドリとの明確な違いが見られ、アルミナのエッチングストップ層でライナーの吹き出し（ブローアウト）が確認された。これは鋭いテーパー角に対してボトムのクリティカルディメンションを広げようとする意図的な試みの可能性もあるが、極端な多重露光に伴う統合上の課題を示唆している。
パッケージングは標準的なモバイル実装と地域サプライチェーンを反映
Kirin 9030は、有機再配線層（RDL）インターポーザーの上にLPDDR5Xメモリをスタックした、従来の統合型パッケージ・オン・パッケージ（PoP）構造を採用している。メモリ構成はモデルによって異なり、「Pro」にはSamsungの「1a」プロセスで製造された12GBのLPDDR5X-9600が搭載されている一方、「Pro Max」ではSamsung製とCXMT製の両方が確認された。CXMTのダイ寸法は、同社の「G4」プロセスにおける約0.3ギガビット/平方ミリメートルの密度と整合しており、他社の1z世代にほぼ相当する。
パッケージはシリコンインターポーザーを使用しない完全な有機パッケージであり、熱膨張係数をプリント基板に合わせることで、モバイルプロセッサの帯域幅要件に対して不要なコストを回避する効率的なアプローチをとっている。X線トモグラフィーにより、ピッチ約253ミクロン、直径80ミクロンの熱伝導用銅ピラーの存在が確認されたが、機能の確定には追加の試験が必要である。
将来のロードマップは裏面コンタクトと垂直積層へ
SemiAnalysisは、理論上の「N+4」ノードにおいて、メタル層のさらなる微細化とシングルディフュージョングリッドの間隔短縮により、セル高を198nm、コンタクトゲートピッチを54nmまで縮小できると予測している。これにより、TSMCの「N5」やSamsungの「SF4」に並ぶ、1平方ミリメートルあたり約1億3,780万トランジスタの密度に到達する可能性がある。しかし、ステップを重ねるごとに難易度は累積し、より多くの層でクアッドパターニングが必要となり、オーバーレイ精度の許容範囲も厳しくなる。
N+4の先には、裏面コンタクト（Backside Contacts）が必要となるだろう。電力供給とソース・ドレインコンタクトをウェハー裏面に移動させることで、表面の混雑を緩和する手法だ。SemiAnalysisはこれにより、セル高170nm、1平方ミリメートルあたり1億6,360万トランジスタという、Intelの「18A」高性能ライブラリと同等の密度を実現できると推計している。ただし、裏面アライメント、ウェハー薄化、コンタクト露出、裏面金属化といった新たなプロセスフローが必要となり、統合の複雑さは劇的に増大する。
Huaweiの「LogicFolding」戦略が目指すシステムレベルの最適化
ISCAS 2026で発表されたHuaweiの「タウ・スケーリング則」は、平面的なトランジスタ密度で競うことから、垂直統合を通じてシステム全体のレイテンシを最適化するという戦略への根本的な転換を意味する。LogicFoldingの実装では、ロジックブロックを複数のアクティブダイに分割し、超微細ピッチでフェイス・トゥ・フェイスで接合する。これにより、接合インターフェースを実質的に追加のメタル層として機能させ、クリティカルパスを短縮してバッファオーバーヘッドを削減する。
Huaweiのロードマップでは、現在のKirin 9030の2.75GHzから、2031年までにプライムコアの周波数を約5GHzまで引き上げることを目標としており、ラボ試験ではすでに3.1GHzおよび3.39GHzの設計が進行中だ。これはEUV露光装置に依存しない性能回復への道筋である。同社は2031年までにファウンドリの「14A」相当の密度に到達すると主張しているが、この指標はダイ面積あたりのトランジスタ数ではなくパッケージフットプリントあたりのトランジスタ数を測定しているため、ファウンドリノードとの直接比較には注意が必要だ。
Huaweiの手法をAMDの「MI450X」（N3PベースにN2のトップダイを搭載）に適用すると、2026年時点で1平方ミリメートルあたり4億6,020万トランジスタとなり、Huaweiが2031年に掲げる2億9,500万を大幅に上回る。このことは、同社の密度指標が純粋なプロセス技術の成果ではなく、積層技術を含んだものであることを示している。このアプローチは真のシステム技術共最適化ではあるが、指標の解釈には慎重を期すべきだ。
輸出規制は進歩を止めるのではなく、最適化の課題を変えた
今回の分解調査は、EUV規制が中国の半導体能力を凍結させたのではなく、異なる開発経路を強いたことを証明している。SMICは、大幅に高いプロセス複雑性とコストを投じることで、TSMCの成熟ノードであるN6に匹敵する密度に到達した。Kirin 9030の性能は3年前のAndroidフラッグシップ機と同等であり、性能と効率の両面で現在の最先端設計から大きく引き離されている。
この戦略的影響は、単一のチップや企業にとどまらない。SMICは政府の指示により、N+2およびN+3プロセスをHLMCや華虹半導体（Hua Hong）にライセンス供与しており、製造ノウハウを国内エコシステム全体に拡散させている。もしこれらのプロセスがAIアクセラレータ「Ascend」やAlibabaの「T-Head」、ByteDance向けのCambriconチップなどに供給されるようになれば、特定の企業を標的とした制裁の効果は、能力が広がるにつれて低下していく。
設計ツール（EDA）の状況も並行して進歩している。HuaweiはSynopsysやCadenceといった欧米製EDAツールにアクセスできない状況で運用を続けており、2025年の短期間のEDA規制およびその後の解除期間中も米国の貿易ブラックリストに留まっていた。北京大学の研究者は最近、LogicFoldingアーキテクチャに特化したEDAツールのプロトタイプを発表しており、多層レイアウトやフロアプランニングのための新しいフローを必要としている。これは単に既存のアプローチを模倣する以上のエコシステム開発である。
SemiAnalysis、高度なラボ能力を武器に分解市場へ参入
SemiAnalysisによる分解エンジニアリング・評価ラボの公開は、数十年にわたり事実上の独占的地位を享受してきたTechInsightsに対する直接的な挑戦となる。TechInsightsは現在、プライベート・エクイティ（PE）ファンドの傘下にあり、売却先を探している最中である。SemiAnalysisは、ベンチャーキャピタルやPEの出資を受けず、設立からわずか6年であるにもかかわらず、すでにTechInsightsを上回る収益を上げていると報告している。同社は、創業者主導の体制により迅速な意思決定が可能であり、顧客チップの分解結果を公開しつつ、有料業務ではデータセンター向けコンポーネントに集中できると主張している。
同ラボの能力には、ロジック領域およびメモリ領域のターゲット断面解析を行う透過型電子顕微鏡（TEM）、材料組成分析のためのエネルギー分散型X線分光法（EDS）、非破壊的な3次元パッケージイメージングのためのX線トモグラフィーが含まれる。同社はすでに、TSMCの主要顧客によるCOUPE CPO光エンジン（EIC 3Dスタック搭載）のリバースエンジニアリングなど、高度なデータセンターチップの分解で収益を上げているが、顧客名は非公開としている。
このタイミングは、装置コストや専門技術を背景とした参入障壁の高さで知られる市場において、新たな競争に直面しながら買い手を探すTechInsightsにとって戦略的な試練となる。SemiAnalysisはラボの規模を急速に拡大しており、独立した所有構造により、より自由に調査結果を公開できるという利点を強調している。