SemiAnalysis: Intel's EMIB-T verkleint achterstand op TSMC in race om geavanceerde packaging; custom HBM herschrijft economie van AI-accelerators
ECTC 2026-conferentie, 2 juli 2026
De wapenwedloop in geavanceerde packaging bereikte een beslissend kantelpunt tijdens de Electronic Components and Technology Conference van dit jaar. Intel gaf daar het meest volledige beeld tot nu toe van zijn EMIB-T-roadmap en valideerde prestaties bij bump-pitches die de dominantie van het CoWoS-platform van TSMC direct uitdagen. Ondertussen onthult een technische diepgang van Marvell in custom HBM hoe ontwerpers van accelerators 60% van het chipoppervlak kunnen terugwinnen dat momenteel in beslag wordt genomen door geheugeninterfaces. Deze verschuiving heeft grote gevolgen voor de economie van GPU's, nu Nvidia zich voorbereidt om de technologie in zijn Feynman-architectuur te implementeren.
Intel EMIB-T-roadmap mikt op overwinning bij Google TPU v9
De aanwezigheid van Intel op de ECTC was overweldigend, met 12 gepresenteerde papers tegenover slechts drie van TSMC, waarbij de technische inhoud het volume evenaarde. Het bedrijf demonstreerde EMIB-T-werking bij een bump-pitch van 36 micron op pakketten met twee keer de hoeveelheid silicium ter grootte van een reticle, wat neerkomt op een toename van 65% in bump-dichtheid ten opzichte van de 45 micron-pitch die in Granite Rapids werd ingezet. Belangrijker nog is dat Intel de validatie nu uitbreidt naar pakketten met een siliciumoppervlak van 4,5 keer een reticle, met een beoogde certificering voor eind 2026.
De roadmap voor de pitch reikt verder. Intel toonde een testvoertuig dat werkt op een bump-pitch van 25 micron en twee dies van één reticle verbindt via een enkele EMIB-T-bridge van 3 millimeter bij 18 millimeter. Onder de 25 micron erkende Intel echter dat de beperkingen door het soldeervolume zo ernstig worden dat de limiter verschuift van de routingdichtheid van de bridge naar bump-vorming, plaatsingsnauwkeurigheid en assemblage-opbrengst.
Misschien wel het meest opvallend was de demonstratie van een kwart-paneel door Intel: een testvoertuig van 240 millimeter bij 240 millimeter, wat overeenkomt met ongeveer 67 reticles aan oppervlak. Het beursmodel vertoonde op die schaal ernstige kromtrekking (warpage), maar de boodschap was duidelijk. Intel evalueert geavanceerde lithografiemethoden om overlay-toleranties op kwart-paneel- en zelfs volledig paneelformaat te behouden, hoewel de verwerking van substraten en patroonvorming op paneelniveau de voornaamste beperkende factoren blijven.
De EMIB-T-architectuur zelf is aanzienlijk geëvolueerd ten opzichte van de embedded bridges in huidige producten. De dwarsdoorsneden van Intel toonden 10 metaallagen, waaronder vier routinglagen, met metaal-isolator-metaal (MIM) condensatoren geïntegreerd tussen M1 en M2. De through-silicon vias (TSV's) waaraan EMIB-T zijn naam dankt, maken verticale stroomtoevoer direct door de bridge mogelijk, waardoor het DC-spanningsverlies met 68% tot 80% wordt verminderd in vergelijking met conventionele EMIB, waarbij stroom lateraal door het pakket en de routing aan de chipzijde moet worden verspreid.
Intel maakte een capaciteitsdichtheid van 500 nanofarad per vierkante millimeter bekend voor de MIM-condensatoren op de bridge, ruwweg vergelijkbaar met de Intel 18A-procestechnologie. Het bedrijf claimt dat deze condensatoren de AC-impedantie van het stroomdistributienetwerk met meer dan 82% verbeteren in vergelijking met een EMIB-T-pakket zonder bridge-condensatoren, wat direct inspeelt op de uitdaging van stroomtoevoer voor HBM4E.
Specifiek voor HBM4E simuleerde Intel de kanaalprestaties bij snelheden van 12 tot 16 gigabit per seconde. Bij 12 gigabit per seconde toonde het bedrijf een oogbreedte van ongeveer 67% van het eenheidsinterval (unit interval) zonder ontvanger-equalization, wat verbeterde naar 72,5% met een one-tap decision feedback equalizer. De UI-oogbreedte bleef bij alle geteste snelheden boven de 60% met een bescheiden reductie van de pad-capaciteit.
Ondanks deze vooruitgang blijft Intel op verschillende vlakken achter bij TSMC. TSMC heeft al integratie van deep-trench condensatoren ingezet en is verder gevorderd met geïntegreerde spanningsregelaars en actieve lokale silicium-interconnects. Intel heeft concepten voor embedded deep-trench condensatoren in de substraatkern onthuld en condensatoren met meer dan 2.500 nanofarad per vierkante millimeter, maar geen van beide is verschenen in commerciële EMIB-producten. EMIB-T verkleint de kloof aanzienlijk, maar Intel haalt nog steeds een ecosysteem in dat al jaren op grote schaal produceert. De onthullingen suggereren sterk dat EMIB-T gepositioneerd is voor de TPU v9 van Google, wat het meest geloofwaardige pad van Intel is om terug te keren naar de productie van grote AI-accelerators.
Marvell's custom HBM lost het 'shoreline'-probleem op
De presentaties van Marvell op de ECTC boden eindelijk het detailniveau op pakketniveau achter custom HBM, een concept dat het bedrijf aankondigde tijdens zijn Industry Analyst Day in 2024, maar tot nu toe frustrerend vaag liet. De economische realiteit is simpel en meedogenloos: JEDEC-standaard HBM dwingt elke accelerator om standaard PHY's te implementeren en een extreem brede parallelle interface te routeren met gestandaardiseerde pad-plaatsing. Naarmate pakketten groter worden en HBM-snelheden toenemen, maakt die vaste grens het steeds moeilijker om de 'shoreline', routingdichtheid, stroomtoevoer en signaalintegriteit te optimaliseren.
Custom HBM houdt de DRAM-kern-dies ongewijzigd, maar vervangt de basis-die door een aangepaste versie die is gefabriceerd op een geavanceerd logisch proces. Die custom basis-die integreert de HBM-controller, beheer- en bewakingsfuncties, aangepaste logica en uitbreidingsinterfaces. Marvell claimt dat deze aanpak de voetafdruk van de host-ASIC die is toegewezen aan HBM PHY's en bijbehorende logica met ongeveer 60% vermindert, waardoor er direct ruimte vrijkomt voor meer rekenkracht, cache of I/O.
De verbetering in routing is eveneens significant. Het voorbeeld van Marvell gebruikte 1.024 kanalen op 32 gigabit per seconde, wat neerkomt op 4,1 terabyte per seconde, equivalent aan een 2.048-bits JEDEC HBM4E-interface op 16 gigabit per seconde. De custom interface verkortte de kanaallengte van de interposer van 6,5 millimeter naar 1,5 millimeter, waardoor Marvell dezelfde negen routinglagen en een 'line and space' van twee micron kon behouden terwijl de bandbreedte toenam.
De implementatie van Marvell maakt gebruik van een organische redistribution layer (RDL) interposer in plaats van silicium, wat de verpakkingskosten verlaagt. Organische RDL is beperkt tot een veel grovere 'line and space' dan de silicium-interposers in CoWoS-S of de silicium-bridges in CoWoS-L en EMIB-T, waardoor Marvell moet vertrouwen op aangepaste afscherming en routingpatronen in verschillende secties om de bandbreedtedichtheid te maximaliseren en overspraak (crosstalk) te beheersen.
De strategische implicaties reiken verder dan één enkel product. Op GTC kondigde Nvidia aan dat Feynman gebruik zou maken van custom HBM, en de rationale komt overeen met die van Marvell: hogere bandbreedte, lager stroomverbruik en aanzienlijk minder oppervlak op de accelerator-die dat door HBM-interfaces wordt ingenomen. SemiAnalysis schat dat ongeveer 16% van het oppervlak van de Rubin GPU-die is toegewezen aan HBM-gerelateerde logica en PHY's. Custom HBM stelt Nvidia in staat om een groot deel van die last te verplaatsen naar de HBM-basis-die, waardoor silicium wordt teruggewonnen voor inkomstengenererende rekenkracht.
Custom HBM maakt ook uitbreidingsinterfaces mogelijk die verder gaan dan de standaardlink. In plaats van al het geheugenverkeer door de beperkte 'shoreline' van de accelerator-die te dwingen, kan de basis-die fungeren als een secundaire geheugencontroller en uitbreiden naar extra geheugen, of dat nu LPDDR met een hogere capaciteit en lagere bandbreedte is, of zelfs een tweede laag HBM. Deze architectuur is direct relevant voor de aanstaande MI450 en toekomstige MI500 GPU's van AMD, die LPDDR zullen ondersteunen voor een grotere geheugencapaciteit.
Complexiteit van HBM4E-interposer verdubbelt
De presentatie van Samsung over de HBM4E-interposer kwantificeerde de uitdaging op het gebied van packaging waar de industrie voor staat. HBM4E verhoogt de datasnelheden naar 12 gigabit per seconde en hoger, terwijl het aantal I/O-pinnen verdubbelt. Dit verhoogt de routingcomplexiteit tot het punt waarop HBM4E twee keer zoveel interposer-lagen zou kunnen vereisen als HBM3E en vijf keer zoveel als HBM2. Het stroomverbruik zal naar verwachting met 86% toenemen ten opzichte van HBM3E en 5,6 keer ten opzichte van HBM2 door het toegenomen aantal I/O's en hogere datasnelheden.
Samsung stelde een silicium-interposer met acht lagen voor, waarvan het bedrijf claimt dat deze het aantal lagen met 20% vermindert ten opzichte van de geschatte behoefte. De interposer gebruikt een herhaalde 'twee-signaal, één-aarde' versprongen opstelling om hogesnelheidssignalen af te schermen, waarbij 75% van de lagen is toegewezen aan signaalrouting. Het ontwerp bevat condensatoren met een ultrahoge dichtheid, waarschijnlijk vergelijkbaar met Intel EMIB-T MIM-condensatoren of TSMC CoWoS deep-trench condensatoren, maar deze kunnen alleen op de M1-laag worden geplaatst, die ook intensief wordt gebruikt voor signaalrouting.
Als de routing uit balans is, worden condensatoren naar één kant van de interface geduwd, wat leidt tot ongelijkmatig gedrag van het stroomdistributienetwerk (PDN) tussen de logische kant en de HBM-kant. De lay-out van Samsung herverdeelt de routing over M1 en andere lagen, zodat condensatoren gelijkmatiger over de gehele interface kunnen worden geplaatst. Dit vermindert de PDN-impedantie en spanningsruis, terwijl de routingdichtheid beheersbaar blijft.
Samsung ging ook in op HBM-thermiek, in het bijzonder bij hybrid bonding. Bij 16-hoog HBM blijft de thermische weerstand acceptabel, maar toekomstige generaties die overgaan op 20-hoog en 24-hoog HBM vereisen nieuwe benaderingen. Samsung vergeleek thermal compression bonding en hybrid copper bonding voor HBM op 2.5D GPU-pakketten vergelijkbaar met Nvidia Blackwell, met twee GPU-dies en acht HBM-stacks. De interne thermische weerstand van HBM daalde met 12,2% bij luchtkoeling en 12,9% bij vloeistofkoeling door gebruik te maken van hybrid copper bonding. De totale thermische weerstand van HBM daalde met 3,5% bij luchtkoeling en 7,7% bij vloeistofkoeling.
Het thermische voordeel is ongelijk verdeeld omdat hybrid copper bonding slechts een deel van het thermische netwerk aanpakt. Samsung splitste het pad op in interne weerstand, weerstand op systeemniveau en GPU-naar-HBM-overspraak. De interne weerstand en overspraak daalden met respectievelijk ongeveer 12,5% en 9,8%, maar de weerstand op systeemniveau, inclusief thermische interfacematerialen en koeling, steeg met ongeveer 2,3%.
Naarmate er meer stroom naar de HBM-basis-die gaat, zoals bij geheugenintensieve workloads of custom HBM-implementaties waarbij de geheugencontroller en meer logica naar de basis-die verhuizen, wordt de thermische overspraak tussen GPU en HBM een kleiner deel van de totale thermische weerstand. Dit daalt van 13% bij het basisvermogen van de die naar 5% bij drie keer het basisvermogen. Samsung schat dat de overstap naar hybrid copper bonding de inlaattemperaturen met één tot twee graden Celsius kan laten stijgen bij een constant pakketvermogen, of dat het pakketvermogen met ongeveer 4% kan stijgen bij een constante temperatuur, waarbij het koelvermogen met ongeveer 7% daalt.
Microfluïdische koeling maakt pakketten van vijf kilowatt mogelijk
TSMC demonstreerde direct-to-silicon koeling op een groot GPU-achtig testvoertuig op CoWoS-R, met gebruik van een 3,3 keer reticle-interposer met vier SoC-dies en acht HBM-stacks. Het bedrijf vergeleek drie benaderingen: een conventioneel pakket met een cold plate en deksel, een pakket met een cold plate zonder deksel, en het micropillar direct-to-silicon ontwerp waarbij micropillars direct op de achterkant van de SoC-dies werden gevormd.
Bij conventionele koeling van één tot twee liter per minuut dissipeerde een pakket met deksel 1,9 tot 2,3 kilowatt, terwijl het pakket zonder deksel 2,5 tot 3,0 kilowatt dissipeerde, met gebruik van relatief warm gedestilleerd water van 40 graden Celsius. Beide oplossingen verzadigen boven de vier liter per minuut omdat het thermische interfacemateriaal de flessenhals wordt. Het testvoertuig met micropillars evenaarde het resultaat van de cold plate zonder deksel bij twee liter per minuut en liep vervolgens uit bij hogere stroomsnelheden, waarbij het 4 kilowatt dissipeerde bij vier liter per minuut en 5,3 kilowatt bij acht liter per minuut. Over het gehele testvoertuig rapporteerde TSMC een uniforme vermogensdissipatie van meer dan vijf kilowatt.
Microsoft koos een andere aanpak door rechte microkanalen in het GPU-silicium te etsen in plaats van micropillars. Belangrijker nog is dat Microsoft testte op een echte Nvidia GH200 GPU in plaats van een thermisch testvoertuig, waardoor de werkelijke thermische verdeling en hotspots nauwkeuriger in kaart werden gebracht. Microsoft testte diverse workloads op de GPU, waaronder HPCG en HPL, elk met verschillende kenmerken voor reken- en geheugenbelasting.
Over deze workloads heen rapporteerde Microsoft een 51% tot 60% lagere thermische weerstand van junction-naar-inlaat voor de GPU bij een stroomsnelheid van één liter per minuut. De HBM verbeterde minder, met slechts 27% tot 37%, omdat deze nog steeds werd gekoeld via een cold plate en thermisch interfacemateriaal. Over het geheel genomen bereikte het pakket een reductie van 50% in thermische weerstand.
Microsoft leverde ook voorlopige betrouwbaarheidsgegevens, cruciaal voor datacenter-implementaties die een hoge betrouwbaarheid en lage downtime vereisen. Gedurende zes maanden registreerde Microsoft slechts negen potentiële verstoppingen bij ongeveer 4.370 observaties. Het percentage nam in de loop van de tijd af, wat wijst op vroege instabiliteit na installatie, gevolgd door een stabielere gebruiksperiode. Zelfs na zes maanden was er geen meetbare siliciumerosie in de microkanalen. Op knooppuntniveau voltooide de GH200 met succes drie weken aan herhaalde benchmarking, gevolgd door een run van één week continu op stabiel pakketvermogen. Microsoft test nog steeds de 'mean time between failures' en beschikbaarheid op clusterniveau.
Marvell en Lightmatter pushen optische interconnects
De presentaties van Marvell over zijn Optical Multi-Chip Interconnect Bridge en Photonic Fabric, beide verkregen door de overname van Celestial AI eerder dit jaar, onthulden een praktischer benadering op korte termijn voor fotonische integratie dan volledige fotonische interposers. In plaats van het fabriceren van een fotonische interposer met meerdere reticles, wat uitdagende implicaties heeft voor de opbrengst door reticle-stitching, integreert Marvell een fotonisch geïntegreerd circuit (PIC) in de organische RDL-interposer alleen waar nodig, met gebruik van elektrische bridges in andere regio's.
Omdat de PIC in de RDL is ingebed, zouden de grating-couplers normaal gesproken geblokkeerd worden na het overmolding-proces. Marvell plaatst vóór het molden een optisch blok van silicium of glas over de grating-regio om een optisch pad naar het bovenoppervlak te behouden, waar de fiber array unit kan worden bevestigd. Het OMIB-testvoertuig van Marvell heeft één primaire XPU-die en zes EIC-dies aan de bovenkant, met zes PIC's, zes elektrische bridges en 12 deep-trench condensator-dies ingebed in de interposer. De RDL-interposer van ongeveer twee keer een reticle gebruikt vier lagen met een 'line and space' van twee micron.
Marvell toonde een conceptuele multi-die XPU met optische chip-to-chip interconnects om latentie en het aantal hops te verminderen. Het bedrijf claimt dat OMIB de beperkingen van de 'shoreline' wegneemt, aangezien dezelfde bridge zowel die-to-die-links op het pakket als externe optische interconnects kan routeren. Marvell noemt een bandbreedtedichtheid van 1,8 terabit per seconde per vierkante millimeter met deze aanpak.
Op korte termijn zijn verticaal gestapelde optische engines zoals TSMC's COUPE beter haalbaar dan verbindingen in OMIB-stijl of een volledige fotonische interposer. Marvell verbindt de EIC en PIC met behulp van microbumps met een pitch van 50 micron en monteert de resulterende engine vervolgens op het pakketsubstraat of een interposer. De substraatconfiguratie kan een parallelle bus gebruiken die lijkt op UCIe-S met een grovere C4-pitch van 130 micron, terwijl de interposer-configuratie een UCIe-A-interface kan gebruiken met een strakkere pitch van 40 tot 45 micron. Marvell geeft de voorkeur aan de substraatbenadering vanwege de eenvoud en betere thermische isolatie.
Marvell testte een optische engine met een EIC van vijf nanometer, waarschijnlijk TSMC N5, met vier 56 gigabit per seconde zend-ontvangstparen voor 224 gigabit per seconde in elke richting. Het ontwerp maakt gebruik van elektro-absorptiemodulatoren (EAM's) in plaats van de micro-ringmodulatoren waar andere bedrijven de voorkeur aan geven, onder verwijzing naar betere thermische stabiliteit en een breder golflengtebereik. Hoewel deze voordelen reëel zijn, gelooft SemiAnalysis dat EAM's moeilijk op grote schaal te produceren zullen zijn.
Marvell vergeleek ook de thermische kenmerken van een optische engine die is verbonden via UCIe-S op het substraat en UCIe-A op zowel een silicium-interposer als over een silicium-bridge. Onder volledige XPU-belasting steeg de PIC-temperatuur met minder dan vijf graden Celsius op het substraat, tegenover ongeveer 25 graden Celsius op de interposer en ongeveer 20 graden Celsius met de bridge. De lage thermische geleidbaarheid van het organische substraat en de relatief grote luchtspleet op millimeterschaal isoleren de PIC. In beide UCIe-A-configuraties biedt het silicium met fijne pitch dicht bij de XPU een thermisch pad met lage weerstand.
De thermische transiënten treden op binnen ongeveer 30 milliseconden na een verandering in de XPU-vermogensstatus. De PIC warmt op met ongeveer 10 graden Celsius per seconde op het organische substraat, versus ongeveer 100 graden Celsius per seconde met de bridge en ongeveer 120 graden Celsius per seconde op de interposer. Marvell stelt dat de EAM-bias-spanning elektronisch snel genoeg kan worden aangepast om deze veranderingen te volgen, terwijl ringmodulatoren heater-en-feedback-lussen vereisen die worden beperkt door tragere tijdconstanten.
Lightmatter gaf een veel diepere blik op het assemblageproces, de vezelbevestiging en de verpakkingsresultaten voor het integreren van de fotonische interposer met meerdere reticles met ASIC-chiplets in zijn Passage M1000. Het testvoertuig gebruikt chip-on-wafer-assemblage om 15 ASIC-chiplets aan een M1000-interposer met vier tegels te bevestigen. SemiAnalysis schat dat de interposer ongeveer 2.100 vierkante millimeter meet, ongeveer de helft van de configuratie met acht tegels en 4.000 vierkante millimeter die op Hot Chips 2025 werd getoond.
Het bevestigen van een silicium-interposer van deze omvang op een organisch substraat zorgt voor ernstige kromtrekking. De module bereikte ongeveer 59 micron kromtrekking bij de reflow-temperatuur van 260 graden Celsius, en ongeveer 56 micron na afkoeling tot kamertemperatuur. Met een interposer van 118 micron dik en C4-bumps met een pitch van ongeveer 176 micron is dit voldoende om de vorming van de verbindingen in gevaar te brengen. Lightmatter gebruikte een magnetisch armatuur om het substraat vlak te houden tijdens de bevestiging en rapporteerde een elektrische assemblage-opbrengst van meer dan 95%, met gezonde microbump- en C4-verbindingen over het hele pakket.
Lightmatter gebruikte een thermische testchip met vier onafhankelijk gevoede kwadranten, die elk 170 watt dissipeerden, wat resulteerde in een vermogensdichtheid van 1,47 watt per vierkante millimeter over het actieve gebied van 369 vierkante millimeter. Bij dit vermogen bereikte de fotonische interposer ongeveer 100 graden Celsius met gebruik van een koelvloeistof van 25 graden Celsius die stroomde met 1,8 liter per minuut per kilowatt. Dit valideert het koelen van 680 watt van een geconcentreerd testchipgebied in een pakket dat is ontworpen voor meer dan 900 watt over bijna drie reticles aan ASIC-silicium.
Hybrid bonding nadert pitch van 450 nanometer
De vooruitgang in hybrid copper bonding concentreerde zich op twee materiaalaanpakken die de aanhoudende uitdaging aanpakken om extreem vlakke en schone interfaces te behouden en tegelijkertijd de bonding-temperatuur te verlagen. De eerste maakt gebruik van organische diëlektrica waarvan de mechanische compliantie de tolerantie voor deeltjes en oppervlakteruwheid verhoogt, terwijl de bonding-spanning wordt verminderd. Mitsui Chemicals en ASE demonstreerden drukloze koper- en polymeerbonding bij 200 graden Celsius en een pitch van 10 micron. TOK en NYCU demonstreerden een bonding-proces van 10 seconden bij 150 graden Celsius, waarbij monsters die bij 200 graden Celsius waren gebonden een stabiele weerstand behielden tijdens betrouwbaarheidstesten.
De tweede aanpak maakt gebruik van fijnkorrelig koper. De hogere korrelgrensdichtheid versnelt de diffusie van koper bij lagere temperaturen, waarbij daaropvolgende korrelgroei de geleidbaarheid verhoogt. Intel combineerde fijnkorrelig koper met een diëlektrische stack bij lage temperatuur, wat resulteerde in uniforme wafer-bonding na anneals van 175 en 200 graden Celsius. De elektrische opbrengst was ongeveer 60% in twee van de drie monsters, hoewel Intel deze resultaten omschreef als een ondergrens vanwege beperkingen in het testvoertuig en de probing. De experimenten gebruikten wafer-to-wafer testvoertuigen in plaats van het die-to-wafer-proces waar de technologie op mikt.
De meest agressieve pitch kwam van Applied Materials en EV Group, die wafer-to-wafer bonding demonstreerden met een pitch van 450 nanometer bij een opbrengst van 98% over een keten van 20 miljoen verbindingen. Foutanalyse bracht open verbindingen in verband met koolstofrijke benzotriazoolresten op de koperinterface. Een PVD TaN- en Ta-barrier-stack verbeterde de opbrengst aanzienlijk. CEA-Leti behaalde afzonderlijk een opbrengst van meer dan 97% na een anneal van 100 graden Celsius zonder plasma-activatie.
Samen tonen deze resultaten aan dat het verkleinen van de pitch en de bonding-temperatuur vereist dat koper, diëlektricum, chemisch-mechanisch polijsten (CMP), oppervlaktevoorbereiding en annealen gezamenlijk worden geoptimaliseerd om hybrid bonding met minimale kromtrekking en zonder scheuren te bereiken. Voortdurende verfijning door materiaalleveranciers en apparatuurleveranciers zou de opbrengst na bonding vanaf 2027 moeten verbeteren.
Glas-substraten boeken vooruitgang, maar SeWaRe blijft onopgelost
Het momentum voor glas-substraten nam dit jaar enigszins af, met minder innovatieve papers gepresenteerd op de ECTC. Het onopgeloste probleem blijft SeWaRe (Side Wall Resonance/Cracking), de laterale scheur die begint bij een gesneden glasrand onder RDL-spanning. Georgia Tech karakteriseerde de fout experimenteel, terwijl Corning gebruikmaakte van eindige-elementenanalyse, peridynamica en analytische breukmechanica om de voortplanting ervan te modelleren. Dit toonde aan dat stijve koperlagen scheuren richting het middenvlak van het glas dreven, terwijl compliant polymeerlagen het scheurpad veranderden. Corning ontdekte ook dat polymeren met een lage thermische uitzettingscoëfficiënt (CTE), gecombineerd met de juiste glaskeuze, het risico op falen konden verminderen.
STATS ChipPAC onderzocht de assemblage en betrouwbaarheid van pakketten met een glaskern. Hun pakketten van 74 millimeter bij 74 millimeter met glaskern faalden in elk testsegment zonder randcoating, terwijl pakketten met randcoating de assemblage- en betrouwbaarheidstesten zonder afwijkingen voltooiden. De randcoating verminderde de kromtrekking ook met 33,5% ten opzichte van pakketten met een ongecoate glaskern. 'Build-up pull-back' en randcoating beginnen er steeds meer uit te zien als vereisten voor betrouwbare assemblage van substraten met een glaskern.
Positief is dat Intel een primeur in de industrie demonstreerde: een paneel met een glaskern van 510 millimeter bij 515 millimeter en 24 lagen, met volledig met koper gevulde through-glass vias (TGV's), twee embedded EMIB-bridges en optische golfgeleiders die tussen de TGV's waren gevormd. Het grote prototype werd getoond op de stand van Intel en verwerkt op bestaande lijnen voor organische substraten, terwijl de losse eenheden geen SeWaRe vertoonden na thermische schoktesten. Als OSAT-adoptanten maten Amkor en STATS ChipPAC een 30% tot 40% lagere kromtrekking op substraatniveau met een dunnere glaskern dan hun organische referenties, hoewel assemblagefouten en problemen met het vullen van TGV's aantonen dat het proces nog onvolwassen is. Glas boekt echte vooruitgang, maar de gegevens van dit jaar ondersteunen nog steeds de ontwikkeling van de productie in plaats van grootschalige adoptie.
RDL nadert 'line and space' van één micron
De 'line and space' van RDL blijft krimpen, zelfs naarmate pakketgroottes toenemen, voornamelijk gedreven door UCIe 3.0, dat snelheden tot 64 gigatransfers per seconde ondersteunt voor toekomstige ASIC-naar-ASIC en ASIC-naar-HBM-links. De roadmap is geëvolueerd van een 'line and space' van 10 micron rond 2015 naar twee micron vandaag, waarbij één micron als het volgende doel naar voren komt. Het bereiken van het sub-micron-tijdperk zal grote veranderingen vereisen in zowel RDL-routingarchitecturen als productieprocessen, waarbij het proces verschuift van semi-additief plateren naar damascene voor koper onder de twee micron, waarbij chemisch-mechanische polijst-planarizatie en diëlektrica met lage krimp de belangrijkste beperkende stappen worden.
Resonac gebruikte polymeer-damascene en paneel-CMP om een 'line and space' van twee micron te vormen op een glasplaat van 320 millimeter bij 320 millimeter, inclusief een structuur met vier lagen voor vias en sleuven. Imec en Fujifilm brachten damascene naar een 'line and space' van één micron op wafers van 300 millimeter. Ushio loste een 'line and space' van 1,5 micron op over een veld van 18 reticles zonder stitching, met 16 belichtingen die een volledig paneel van 510 millimeter bij 515 millimeter besloegen. Sumitomo Bakelite en Georgia Tech toonden een volledig geïmidiseerd vloeibaar diëlektricum met slechts 4% krimp tijdens het uitharden bij een relatief lage temperatuur van 200 graden Celsius en een fijne 'line and space' van twee micron.
Als meest geavanceerde RDL-fabrikant werkte TSMC samen met GUC om werk te presenteren over het schalen van RDL met acht lagen, wat wordt beschouwd als de limiet op korte termijn van het CoWoS-R-platform. GUC demonstreerde een op STCO (System Technology Co-Optimization) gebaseerd ontwerp en validatiestroom voor het integreren van een 64-bits UCIe-A-interface, gefabriceerd op TSMC N3 en geïntegreerd op een CoWoS-R RDL met acht lagen. Het STCO-framework gebruikt 'ground-signal-ground' geïnterlinieerde transmissielijnen om overspraak en skew te beheersen, terwijl simulaties aantonen dat geïntegreerde passieve componenten aan de C4-zijde zorgen voor gelokaliseerde ontkoppeling en spanningsfluctuaties bij de microbumps van de chiplet verminderen.
Het ontwerp richt zich op 16 tot 36 gigatransfers per seconde met een 64-bits, 10-koloms UCIe-A-interface bij een bump-pitch van 45 micron. Signaalsporen werden gerouteerd met een 'line and space' van twee micron over zes lagen, waarbij de zevende laag was gereserveerd voor stroomtoevoer. De testchip bereikte een gemeten oogbreedte op de die van 0,77 eenheidsinterval bij 32 gigatransfers per seconde, terwijl simulaties een oogbreedte van 0,74 eenheidsinterval toonden bij 36 gigatransfers per seconde. De resultaten tonen aan dat organische interposers kunnen voldoen aan de vereisten voor signaal- en stroomintegriteit voor heterogene chiplet-systemen.