SemiAnalysis：中芯國際 N+3 製程透過激進 DUV 多重曝光技術，邏輯密度追平台積電 N6，但效能與功耗差距仍大
華為 Kirin 9030 拆解報告（2026 年 6 月 14 日）
SemiAnalysis 正式成立拆解工程實驗室，並對華為 Kirin 9030 晶片所採用的中芯國際（SMIC）N+3 製程進行了全面逆向工程。分析顯示，這家中國晶圓代工廠透過極致的設計技術協同優化（DTCO），實現了 32.5 nm 的最小金屬間距（Metal Pitch），較 Intel 18A 在 Panther Lake 晶片中的 36 nm 間距緊湊約 10%。儘管這一指標在技術層面上相當亮眼，但其背後隱含了更複雜的現實：中芯國際在沒有極紫外光（EUV）微影技術的情況下，達到了與台積電 N6 相當的 1.134 億顆電晶體/平方毫米之邏輯密度，但卻付出了高昂的製程複雜度、成本以及功耗效率代價。
以複雜製程換取密度，而非仰賴尖端設備
此次拆解展示了在出口管制下，僅具備深紫外光（DUV）曝光設備的晶圓廠能將半導體製造推向何種極限。中芯國際在 32.5 nm 間距的 M0 局部互連層採用了自對準四重曝光（SAQP）技術，相比之下，台積電 N6 則使用較寬鬆的自對準雙重曝光（SADP），間距約為 40 nm。這種激進的多重曝光策略需要更多的光罩層數，並提高了對疊對（Overlay）精度的敏感度，直接導致製程成本與風險上升。
在標準單元（Standard Cell）層面，中芯國際實現了 228 nm 的單元高度與 57 nm 的接觸閘極間距（CGP），與台積電 N6 的尺寸相當。其密度提升歸功於激進的 DTCO 優化手段，包括主動區上方接觸（Contact-over-Active-Gate, COAG）、單擴散區斷裂（Single Diffusion Break）以及將每個電晶體的鰭片數量減少至兩片。中芯國際還採用了罕見的 3:2 金屬層對閘極比例（M1 layer），雖增加了佈線靈活性，卻犧牲了佈局複雜度。這種比例在先進製程節點中已逐漸被淘汰，台積電在 N3B 之後、Intel 在 10nm 家族之後均不再使用，僅三星（Samsung）仍維持此設計。
鰭片結構分析顯示，中芯國際將其 FinFET 結構的深寬比推向了比台積電 N6 更高的水準，測得比例為 9.5:1（台積電為 7.8:1），且頂部圓角較少。雖然理論上這能改善靜電控制與有效通道寬度，但更細長的鰭片在緊湊間距下，顯著增加了製造難度與結構脆弱性。
效能落後旗艦產品數個世代
Kirin 9030 的實際效能揭示了在實現密度與交付具競爭力的「功耗-效能-面積」（PPA）指標之間仍存在巨大鴻溝。華為 Prime 大核心的整數運算效能，在單時脈週期表現上約與 Arm 2021 年的 Cortex-X2 設計相當；然而，蘋果（Apple）2020 年的 M1 Firestorm 核心在相同 4.5W 功耗下，單時脈效能高出 35%，絕對效能更領先 57%。當前頂尖設計的差距更為劇烈：蘋果 M5 的 P-core 單時脈效能高出 60%，絕對效能快上 2.7 倍；Arm C1 Ultra 則在單時脈效能領先 45%，絕對效能快上 2 倍。
能效表現的差距更為嚴峻。蘋果的效率核心在僅消耗 1W 的情況下，整數運算效能反而比華為消耗 4.5W 的 Prime 核心高出 20%。這種在低效能下仍有 4.5 倍功耗劣勢的情況，直接反映了中芯國際 N+3 與台積電 N3P 等先進節點在電壓-頻率曲線及有效電晶體預算上的差距。
在 GPU 效能方面，華為取得了最大進步，其 Maleoon 935 圖形處理器在 3DMark Wild Life Extreme 測試中較前代提升 70%。隨著硬體加速光線追蹤技術的加入，該晶片效能大致與蘋果 A16、三星 Exynos 2200 等舊款旗艦持平。然而，高通（Qualcomm）與聯發科（MediaTek）當前的旗艦處理器，根據工作負載不同，效能仍領先 2.4 至 3.7 倍。
SRAM 微縮展現製程成熟度，揭露 8T 單元策略
拆解發現 GPU 採用了 8T（八電晶體）SRAM 單元設計，相較於常見的 6T 實現方式，這是一種更側重穩定性的策略。8T 配置增加了兩個電晶體以形成專用的讀取埠，消除了讀取干擾問題，並允許更激進的效能調校。測得的位元單元（Bitcell）面積為 0.0463 平方微米，理論密度為每平方毫米 21.6 Mb。
SemiAnalysis 估計，若採用標準 6T 高密度單元，在中芯國際 N+3 製程下的面積約為 0.0260 平方微米，定位接近三星 7LPP/5LPP，略遜於台積電 N7/N6。這代表從 N+2 到 N+3 約有 19% 的面積縮減，與邏輯層的微縮幅度相近，顯示 SRAM 微縮相對穩定。系統級快取（System-level cache）密度達到每平方毫米 25.5 Mb，在計入周邊電路後，約為理論最大密度的 66%。
材料堆疊揭示成熟整合與已知瓶頸
能量色散 X 射線光譜儀（EDS）分析顯示，中芯國際採用了業界標準的金屬堆疊技術，包括氮化鉭（TaN）阻障層、鈷（Cobalt）襯墊與蓋層，以及局部互連層的銅（Copper）導線。關鍵的源極-汲極接觸點使用鈷，上方搭配鎢（Tungsten）栓塞，這是一種可靠但非尖端的方案。Intel 與台積電在接觸層級已探索多種金屬化方案，因為隨著尺寸縮小，這是現代晶片中最大的電阻瓶頸。
嵌入式矽鍺（SiGe）PMOS 源極-汲極看起來整合良好，EDS 圖譜中可見清晰的鍺濃度分佈。這種應變工程技術自 45nm 節點以來即為業界標準，反映了成熟的製程控制。然而，M0 層顯示出與領先晶圓廠的明顯差異，包括氧化鋁蝕刻停止層有明顯的襯墊吹出（Liner blowout）現象。雖然這可能是為了在錐度較大時增加底部臨界尺寸（Bottom CD）的刻意嘗試，但也凸顯了極端多重曝光帶來的整合挑戰。
封裝顯示標準行動裝置實作與區域供應鏈
Kirin 9030 採用傳統的整合封裝堆疊（PoP）結構，LPDDR5X 記憶體堆疊在有機重佈線層（RDL）中介層之上。記憶體配置因型號而異，Pro 版搭載 12GB 三星 LPDDR5X-9600（採用三星 1a 製程），Pro Max 版則同時發現三星與長鑫儲存（CXMT）的封裝。CXMT 晶片尺寸顯示其密度約為每平方毫米 0.3 Gb，符合該公司 G4 製程，大致相當於其他製造商的 1z 世代。
封裝仍維持全有機結構，並未使用矽中介層，這是一種具成本效益的方法，能讓熱膨脹係數與印刷電路板（PCB）匹配，且對行動處理器的頻寬需求而言已足夠。X 光斷層掃描發現了間距約 253 微米、直徑 80 微米的熱銅柱（Thermal copper pillars），但需進一步測試才能確認其功能。
未來藍圖指向背面接觸與垂直堆疊
SemiAnalysis 預測，理論上的 N+4 節點可透過進一步縮減金屬層間距，並可能採用單擴散區網格間距縮減，將單元高度降至 198 nm，接觸閘極間距降至 54 nm。這將達到每平方毫米約 1.378 億顆電晶體，與台積電 N5 或三星 SF4 相當。然而，每一步的推進都伴隨著累積的難度，需要更多的層數進行四重曝光，以及更嚴苛的疊對預算。
在 N+4 之後，若要獲得顯著的密度提升，可能需要採用背面接觸（Backside contacts）技術，將電源路由與源極-汲極接觸點移至晶圓背面，以減少正面擁塞。SemiAnalysis 估計這能使單元高度達到 170 nm，密度達到每平方毫米 1.636 億顆電晶體，與 Intel 18A 的高效能庫相當。此方案的整合複雜度極高，需要背面對準、晶圓減薄、接觸點露出與背面金屬化等全新製程流程。
華為的 LogicFolding 策略瞄準系統級優化
華為在 ISCAS 2026 發表的「tau 微縮定律」，代表了從平面電晶體密度競爭，轉向透過垂直整合優化總系統延遲的戰略轉移。LogicFolding 技術將邏輯區塊拆分至多個主動晶片，並以超細間距進行面對面（Face-to-face）鍵合，實際上將鍵合介面視為額外的金屬層，以縮短關鍵路徑並減少緩衝器開銷。
華為的藍圖目標是將 Prime 大核心頻率從當前 Kirin 9030 的 2.75 GHz，在 2031 年提升至約 5 GHz，實驗室中已有 3.1 GHz 與 3.39 GHz 的中間設計。這是一條不依賴 EUV 微影技術的效能恢復路徑。華為聲稱到 2031 年將達到相當於晶圓代工 14A 的密度，但該指標衡量的是單位封裝面積內的電晶體數量，而非單晶片面積，這使得與代工節點的直接比較存在爭議。
若將華為的方法應用於 AMD MI450X（頂層 N2 晶片、基底 N3P 晶片），2026 年的密度將達到每平方毫米 4.602 億顆電晶體，遠高於華為 2031 年 2.95 億的目標。這凸顯了該密度指標包含了堆疊因素，而非純粹的製程技術成就。此方法確實是系統技術協同優化（STCO），但指標解讀需格外謹慎。
出口管制改變優化路徑，並未終止技術進步
此次拆解證明，EUV 限制迫使中國半導體產業走上了不同的發展路徑，而非凍結其能力。中芯國際透過顯著提升製程複雜度與成本，達到了與台積電成熟 N6 節點相當的密度。Kirin 9030 的效能與三年前的 Android 旗艦相當，但在效能與效率上均與當前設計存在顯著差距。
戰略影響遠超單一晶片或公司。中芯國際正依政府指示將 N+2 與 N+3 製程授權給華力微電子（HLMC）與華虹半導體，將製造知識擴散至國內生態系。若這些製程應用於昇騰（Ascend）AI 加速器、阿里巴巴平頭哥（T-Head）設計或寒武紀（Cambricon）晶片，針對單一企業的制裁效果將隨能力擴散而減弱。
設計工具方面亦呈現平行進展。華為在無法取得新思科技（Synopsys）與益華電腦（Cadence）等西方 EDA 工具的情況下，仍持續運作，並挺過了 2025 年短暫的 EDA 限制期。北京大學研究人員近期發表了專為 LogicFolding 架構開發的原型 EDA 工具，需要針對多層佈局與平面規劃的新流程。這代表了超越單純複製現有方案的生態系發展。
SemiAnalysis 以先進實驗室能力進軍拆解市場
SemiAnalysis 公開發布拆解工程與評估實驗室，代表直接挑戰 TechInsights。後者數十年來在該市場幾乎無對手，目前為私募股權持有並尋求出售。SemiAnalysis 指出，儘管未接受創投或私募股權投資，且成立僅六年，但其營收已超越 TechInsights。該公司聲稱創辦人主導的結構使其行動更靈活，能公開發布客戶晶片拆解報告，同時將付費業務聚焦於資料中心組件。
該實驗室的能力包括穿透式電子顯微鏡（TEM，針對邏輯與記憶體區域進行目標截面分析）、能量色散 X 射線光譜儀（EDS，進行材料成分分析），以及 X 光斷層掃描（進行非破壞性 3D 封裝成像）。該公司已透過先進資料中心晶片拆解獲得營收，包括對某台積電大客戶的 COUPE CPO 光學引擎（含 EIC 3D 堆疊）進行逆向工程，但未透露客戶名稱。
此時機對尋求買家的 TechInsights 構成戰略挑戰，該市場因設備成本與技術門檻高，向來具有極高進入壁壘。SemiAnalysis 表示正積極擴張實驗室規模，並強調由於其獨立所有權結構，能更自由地發布研究發現。