Micron skizziert planaren DRAM-Pfad bis 1-Eta, lehnt 4F2 ab und führt vertikales HBM sowie Edge-Inference-Memory als neue Produktplattformen ein
Technologie- und Produktführerschafts-Webinar, 21. Oktober 2026
Micron hat ein Technologie-Webinar genutzt, um zwei Kernbotschaften für Investoren zu senden. Erstens sieht das Unternehmen einen klaren planaren DRAM-Skalierungspfad für mehrere weitere Nodes, wobei 3D-DRAM als paralleler Strang positioniert wird, der aus Kosten- und Performancegründen statt zu einem festen Termin eingeführt werden soll. Zweitens verbreitert das Unternehmen sein KI-Speicherportfolio über das heutige HBM hinaus um vertikales HBM, vertikalen Edge-Inference-Memory und zwei Klassen von KI-spezifischem NAND. President und Chief Technology and Products Officer Scott DeBoer erklärte, das Unternehmen habe „so viel Zuversicht für die nächsten Jahre der Skalierung bei DRAM und NAND wie schon seit längerer Zeit nicht mehr“. Eine Finanzprognose wurde nicht abgegeben.
Micron lehnt 4F2 ab und definiert 3D-DRAM als geschäftsorientierten Übergang
Die am kontroversesten diskutierte technische Frage betraf die 4F2-Zellenarchitektur, die einige Wettbewerber offenbar anstreben. DeBoer äußerte sich ungewöhnlich direkt. Micron habe 4F2 erfunden, seit rund zwei Jahrzehnten prototypisch getestet und sich dagegen entschieden, diesen Weg weiterzuverfolgen. Seinem Argument zufolge wird die Bitdichte durch den Kondensatorabstand (Pitch) bestimmt und nicht durch das darunterliegende Zellenlayout. „Es ist ein Stück weit ein Mythos, dass 4F2 gegenüber 6F2 tatsächlich Vorteile bringt. Es ist der Kondensatorabstand, der den DRAM definiert“, sagte er und fügte hinzu, Teile der 4F2-Debatte seien „Schall und Rauch“. Er räumte ein, dass 4F2 einige Nodes zurück bei höheren Kosten und größerer Komplexität gebaut werden könne, betonte jedoch, dass jenseits der heutigen Nodes „die Physik“ zähle und die fundamentalen Skalierungsprobleme „letztlich dazu führen werden, dass 3D-DRAM anstelle von 4F2 kommt“.
Zum Thema 3D-DRAM erklärte Micron, die Technologie stehe zwar zwischen 1-Zeta und 1-Eta auf der Roadmap, bilde jedoch einen parallelen Pfad. Der Zeitpunkt „wird von geschäftlichen Entscheidungen von Micron abhängen“; das Unternehmen werde die Technologie einführen, wenn dies unter Kosten-, Komplexitäts- und Leistungsaspekten optimal ist. DeBoer räumte ein, dass sich DRAM „atomaren Grenzen nähert“, zeigte sich jedoch zuversichtlich, dass noch mehrere planare Nodes folgen werden. Atif Malik von der Citigroup hob das Update zu 3D-DRAM versus 4F2 als wichtigstes Fazit hervor. Investoren sollten beachten, dass das Fehlen eines konkreten Termins für 3D-DRAM den Zeitpunkt des Übergangs unquantifiziert lässt und dieser von einer Managemententscheidung hinsichtlich der Kosten abhängt.
DRAM-Roadmap: 1-Delta-Hochlauf in der zweiten Jahreshälfte 2027
Der 1-Gamma-Node, der bei Micron erstmals EUV nutzt, befindet sich in der Massenfertigung und wird im kommenden Jahr den Hauptanteil der Produktion ausmachen. Der 1-Delta-Node, der in Boise entwickelt wird und unter anderem für die Fertigung in den USA vorgesehen ist, soll in der zweiten Jahreshälfte 2027 hochlaufen. Micron bezeichnete ihn als seinen fünften Branchenführerschafts-Node in Folge. Er soll eine um die Mitte der 20er-Prozent liegende Verbesserung der Bitdichte bringen, wobei der Designfokus auf Kosten und der Optimierung für HBM5, vertikales HBM und vertikalen Edge-Inference-Memory liegt. Der 1-Epsilon-Node, der Wafer-Bonding nutzt, ist „bereits weit fortgeschritten“, während für 1-Zeta und 1-Eta – die High-NA-EUV mit neuen Materialien kombinieren – die frühe Entwicklung läuft.
DeBoer erklärte zudem, dass Micron innerhalb eines einzigen Nodes mehrere CMOS-Varianten einsetzen wird, die auf LP- oder HBM-Anwendungen abgestimmt sind. Er prognostizierte eine etwa zehnfache Verbesserung des Treiberstroms bei gegebenem Leckstrom im Zeitraum von 2020 bis 2030. Bei den Produkten ist LPDDR6 auf eine um 35 Prozent bessere Energieeffizienz im Vergleich zu LP5 ausgelegt, DDR6 auf die doppelte Bandbreite von DDR5, und ein 1-Terabyte-RDIMM ist als Nachfolger des bereits als Sample verfügbaren 512-Gigabyte-DDR5-RDIMMs geplant.
Vertikales HBM fügt eine neue Ebene hinzu, und das Wafer-Verhältnis steigt weiter
Über Standard- und kundenspezifisches HBM hinaus führt Micron vertikales HBM ein, bei dem der Speicher direkt auf dem Prozessor platziert wird. DeBoer sagte, der Vorteil liege in Bandbreite und Leistung, „die auf andere Weise eigentlich nicht erreicht werden können“. Er rechnet damit, dass die meisten Systeme HBM5E am Rand des XPU-Chips mit vertikalem HBM auf der Oberseite kombinieren werden. Die Einschränkung liegt im Bereich der Thermik. Das Stapeln vieler Dies über einem heißen Prozessor ist schwierig, sodass die Kapazität zumindest anfangs langsamer wachsen wird als die Bandbreite. Micron setzt bereits einen Heat Spreader ein, der über dem heißesten Teil des HBM-Basis-Dies als „Kamin für die Hitze“ dient.
Die Implikationen für die Versorgung sind wichtig. DeBoer erklärte, dass das sogenannte Trade-Ratio – also die Anzahl der benötigten Wafer pro HBM-Bit im Vergleich zu Standard-DRAM – über HBM, vertikales HBM und vertikalen Edge-Inference-Memory hinweg „weiter ansteigt“. Vertikales HBM weist durch das Stapeln sowie durch die wesentlich höhere I/O-Anzahl, die die Anzahl der Dies pro Wafer verringert, ein sehr hohes Verhältnis auf. Dies deutet auf einen anhaltenden Druck auf das DRAM-Bitangebot hin, was zu seiner Bemerkung passt, dass Micron „keinen Zeitpunkt sieht, an dem [Speicher] in den nächsten zwei Jahren ins Gleichgewicht kommt“ – eine Einschätzung, die er auf CEO Sanjay Mehrotra zurückführte.
Für den Basis-Die bestätigte Micron, dass für JEDEC-Standard-HBM sowie für kundenspezifische HBM-Basis-Dies Foundry-Nodes genutzt werden, ohne den genauen Node zu nennen. HBM4 habe keinen fortschrittlichen Prozess benötigt – „einige Wettbewerber haben ihn genutzt, unser HBM4 jedoch nicht“ –, aber HBM4E erfordere für Geschwindigkeit und Leistung einen fortgeschritteneren CMOS-Prozess. Vertikales HBM wird erweiterte Nodes im Basis-Die beibehalten, wobei mehr Funktionalität vom GPU ausgelagert wird. HBM4 befindet sich in der Massenfertigung, wobei ein Stack 2,8 Terabyte pro Sekunde liefert. Hybrides Bonding wird als essenziell für die Interconnect-Dichte beschrieben, nicht nur für die Thermik, auch wenn es für den Einsatz in der Massenproduktion noch reifen muss.
Edge-Inference-Memory nimmt Processing-in-Memory ins Visier
Für Physical AI und das Edge-Segment entwickelt Micron vertikalen Edge-Inference-Memory (EIM), bei dem LPDRAM auf einem Logik-Basis-Die gestapelt wird. Auf die Ansätze von Mitbewerbern im Bereich Processing-in-Memory (PIM) angesprochen, sagte DeBoer, Micron habe ebenfalls PIM-Lösungen „in der Pipeline und in Gesprächen mit Kunden“. Er argumentierte, dass vertikales EIM eine wesentlich höhere Bandbreite und Kapazität liefere und über den Basis-Die eine geringere Leistungsaufnahme erreichen könne. Das Spektrum reicht von Sub-Pikojoule-pro-Bit-Edge-Geräten bis hin zu HBM. Da die zugrundeliegende Technologie weitgehend identisch ist, hängen die Unterschiede von Design und Segmentierung ab. Dies ist ein Plattform-Ansatz, wobei jedoch keine Kunden- oder Umsatzzeitpläne genannt wurden.
NAND: Gen11 verdoppelt die Dichte und führt KI-Klassen-Varianten ein
Micron überspringt eine Node-Nummer, geht von G9 direkt zu G11 über und bezeichnet dies als das fortgeschrittenste NAND der Welt. Es bietet die doppelte Bitdichte von G9, ein I/O-Geschwindigkeitsziel von dem 1,5-Fachen, einen geringeren Energiebedarf für die Datenübertragung, Wafer-on-Wafer-Bonding und mehr als 400 Schichten. Auch hier ist der Hochlauf für die zweite Jahreshälfte 2027 angesetzt. Details zu den Schichten werden kurz vor dem Marktstart bekannt gegeben.
Es wurden zwei Ausrichtungen für NAND im KI-Bereich vorgestellt. High-IOPS-NAND nutzt SLC-basierte Designs in kleinen Blöcken für sehr schnellen Speicher und hat in den kommenden Jahren Priorität. High-Bandwidth-NAND nutzt TSV-gestapeltes NAND mit einem Logik-Basis-Die, ist teurer und erfordert eine Partnerschaft mit Kunden. DeBoer sagte, es werde nahe am Rechenkern positioniert, jedoch nicht „entlang der kurzen Leiterbahn der GPU, da wir dem keine Vorteile beimessen“. Zudem verwies Micron auf marktführende PCIe-Gen6-Rechenzentrums-SSDs in der Massenproduktion.
KI in der Entwicklung halbiert die Design-Zyklen
Micron gab an, dass KI-Tools die Zeit von Silizium bis zum Tape-out seines neuen Rechenzentrums-SSD-Controllers um 50 Prozent und die Entwicklungszeit für eine vollständige Rechenzentrums-SSD um 60 Prozent verkürzt haben – durch den Einsatz von KI-generierter Firmware, Root-Cause-Analysen und Agenten. DeBoer bezeichnete dies als zentral für die Bewältigung eines wachsenden Volumens kundenbezogener Programme. Dies seien zwei Beispiele und keine unternehmensweite Kennzahl.
Langfristige F&E und gemeinsames Design mit Kunden
DeBoer verwies auf eine intensivierte Investitionshaltung: ein größeres Engagement von Micron Ventures, eine Initiative für fortgeschrittene Lithographie am Albany NanoTech mit Fokus auf High-NA-EUV für DRAM sowie zuvor angekündigte 10 Milliarden US-Dollar über 10 Jahre für die Micron Research Labs. Im Hinblick auf Kunden beschrieb er ein Co-Design-Modell, das sich „vhe stark von der Art und Weise unterscheidet, wie wir noch vor drei oder vier Jahren mit Kunden interagiert haben“. Er verwies dabei auf ein am selben Morgen veröffentlichtes Whitepaper mit Meta zu LPDDR6 für das Rechenzentrum sowie auf eine Partnerschaft mit WEKA, einem Unternehmen, das Micron zunächst über seinen Venture-Fonds unterstützt hatte.
Speicherinhalt pro System wird voraussichtlich nicht sinken
Als Reaktion auf Bedenken von Vivek Arya (Bank of America), dass Speicher die Hälfte oder mehr der Materialstückliste (BOM) ausmachen könnte und Inferenz möglicherweise weniger DRAM als das Training benötigt, räumte DeBoer keinerlei Änderung ein. Kunden werden sich an minimalen Systemanforderungen orientieren, und Edge- sowie Kleinmodell-Produkte werden andere Konfigurationen aufweisen, aber „mehr Speicher bedeutet gleich bessere Systemleistung“. Dies ist die Sichtweise eines Zulieferers, und das Webinar lieferte keine Daten darüber, wie Kunden Kosten und Speicherausstattung tatsächlich gegeneinander abwägen.