SemiAnalysis: El nodo N+3 de SMIC alcanza la densidad del N6 de TSMC mediante un agresivo multipatterning DUV, pero persisten brechas en rendimiento y eficiencia
Análisis del Huawei Kirin 9030 al 14 de junio de 2026
SemiAnalysis ha inaugurado públicamente su laboratorio de ingeniería con una exhaustiva ingeniería inversa del nodo de proceso N+3 de SMIC en el Kirin 9030 de Huawei. El estudio revela que la fundición china logra un paso de metal mínimo (minimum metal pitch) de 32,5 nm mediante una optimización conjunta de diseño y tecnología, aproximadamente un 10% más ajustado que los 36 nm del nodo 18A de Intel en Panther Lake. Esta métrica, aunque técnicamente precisa, oculta una realidad más compleja: SMIC alcanza una densidad lógica equivalente al N6 de TSMC de 113,4 millones de transistores por milímetro cuadrado sin utilizar litografía EUV, pero a un costo elevado en términos de complejidad de proceso, gastos de fabricación y eficiencia energética.
La densidad se logra mediante complejidad, no con maquinaria de vanguardia
El análisis demuestra hasta dónde puede llegar una fundición limitada a equipos DUV bajo los controles de exportación. SMIC emplea un cuádruple patrón autoalineado (self-aligned quadruple patterning) para su capa de interconexión local M0 con un paso de 32,5 nm, en comparación con el doble patrón autoalineado más relajado del N6 de TSMC, de aproximadamente 40 nm. Este agresivo enfoque de multipatterning requiere significativamente más capas de máscara e introduce una mayor sensibilidad a la superposición (overlay), lo que se traduce directamente en mayores costos de fabricación y riesgos en el proceso.
A nivel de celda estándar, SMIC alcanza una altura de celda de 228 nm con un paso de compuerta contactada (contacted gate pitch) de 57 nm, igualando las dimensiones del N6 de TSMC. Las ganancias en densidad provienen de una optimización agresiva de diseño y tecnología, incluyendo el uso de contactos sobre compuertas activas (contact-over-active-gate), ruptura de difusión simple y la reducción de aletas a dos por transistor. SMIC también emplea una inusual relación metal-compuerta de 3:2 para su capa M1, lo que proporciona flexibilidad de enrutamiento adicional a costa de una mayor complejidad de diseño. Esta relación ha caído en desuso en los nodos de vanguardia; TSMC la abandonó tras el N3B e Intel tras su familia de 10 nm, aunque Samsung continúa utilizándola.
El análisis del perfil de las aletas revela que SMIC ha llevado sus estructuras FinFET a relaciones de aspecto más altas que el N6 de TSMC, con una relación medida de 9,5:1 frente a 7,8:1, y un menor redondeo en la parte superior. Si bien esto mejora teóricamente el control electrostático y el ancho efectivo del canal, las aletas más altas y estrechas en pasos más ajustados aumentan significativamente la dificultad y fragilidad de la fabricación.
El rendimiento se sitúa varias generaciones por detrás de los buques insignia
El rendimiento real del Kirin 9030 revela la brecha entre lograr densidad y ofrecer métricas competitivas de potencia, rendimiento y área (PPA). El núcleo principal de Huawei ofrece un rendimiento de enteros comparable, por ciclo, al diseño Cortex-X2 de 2021 de Arm; sin embargo, el núcleo Firestorm M1 de 2020 de Apple sigue siendo un 35% superior por ciclo y un 57% más rápido en términos absolutos con un consumo similar de 4,5 W. Los diseños actuales de vanguardia amplían la brecha drásticamente: el núcleo P del M5 de Apple muestra un rendimiento por ciclo un 60% mayor y un rendimiento absoluto 2,7 veces superior, mientras que el C1 Ultra de Arm demuestra un 45% más de rendimiento por ciclo y el doble de rendimiento absoluto.
El déficit de eficiencia es aún más marcado. Los núcleos de eficiencia de Apple ofrecen un 20% más de rendimiento de enteros consumiendo solo 1 W, frente a los 4,5 W del núcleo principal de Huawei. Esta desventaja de potencia de cuatro veces y media, con menor rendimiento, refleja directamente la brecha entre el N+3 de SMIC y nodos de vanguardia como el N3P de TSMC, que ofrecen curvas de voltaje-frecuencia superiores y presupuestos de transistores efectivos más amplios.
El rendimiento de la GPU muestra los mayores avances de Huawei: el procesador gráfico Maleoon 935 demuestra un rendimiento un 70% más rápido en 3DMark Wild Life Extreme frente a la generación anterior. La incorporación de trazado de rayos acelerado por hardware pone al chip a la par de buques insignia anteriores como el A16 de Apple y el Exynos 2200 de Samsung. No obstante, los procesadores insignia actuales de Qualcomm y MediaTek siguen siendo entre 2,4 y 3,7 veces más rápidos, dependiendo de la carga de trabajo.
El escalado de SRAM muestra madurez de proceso y revela una estrategia de celda 8T
El análisis descubrió un diseño de celda SRAM de ocho transistores (8T) en la GPU, lo que representa un enfoque centrado en la estabilidad frente a la implementación típica de seis transistores. La configuración 8T añade dos transistores para formar un puerto de lectura dedicado, eliminando problemas de perturbación de lectura y permitiendo un ajuste de rendimiento más agresivo. El tamaño de la celda de bit medida de 0,0463 micras cuadradas se traduce en una densidad teórica de 21,6 megabits por milímetro cuadrado.
SemiAnalysis estima que una celda de alta densidad 6T estándar mediría 0,0260 micras cuadradas en el N+3 de SMIC, situándose cerca del 7LPP/5LPP de Samsung y ligeramente por debajo del N7/N6 de TSMC. Esto representa una reducción de área de aproximadamente el 19% del N+2 al N+3, siguiendo de cerca la contracción lógica y demostrando un escalado de SRAM relativamente limpio. La caché a nivel de sistema alcanzó 25,5 megabits por milímetro cuadrado, o el 66% de la densidad máxima teórica al contabilizar los circuitos periféricos.
La pila de materiales revela una integración madura con cuellos de botella conocidos
El análisis de espectroscopia de rayos X por energía dispersiva muestra que SMIC emplea una pila de metal estándar en la industria con barreras de nitruro de tantalio, revestimientos y tapas de cobalto, e interconexiones de cobre en las capas locales. Los contactos críticos de fuente-drenaje utilizan cobalto con tapones de tungsteno, un enfoque creíble aunque no puntero. Intel y TSMC han explorado diversos esquemas de metalización a este nivel de contacto, que representa el mayor cuello de botella de resistencia en los chips modernos a medida que las dimensiones se reducen.
Las fuentes-drenajes de silicio-germanio embebido del PMOS parecen bien integradas, con una clara concentración de germanio en los mapas EDS. Esta técnica de ingeniería de deformación ha sido estándar en la industria desde los nodos de 45 nm y refleja un control de proceso maduro. Sin embargo, la capa M0 muestra desviaciones visibles respecto a las fundiciones líderes, incluyendo una notable ruptura del revestimiento en la capa de parada de grabado de alúmina. Aunque esto podría representar un intento deliberado de aumentar la dimensión crítica inferior dada la inclinación pronunciada, apunta a los desafíos de integración del multipatterning extremo.
El empaquetado revela una implementación móvil estándar con cadena de suministro regional
El Kirin 9030 utiliza una construcción convencional de empaquetado integrado (package-on-package) con memoria LPDDR5X apilada sobre un interposer de capa de redistribución orgánica. La configuración de memoria varía según el modelo: el Pro incorpora 12 GB de LPDDR5X-9600 de Samsung fabricados en el nodo de proceso 1a de Samsung, mientras que en las unidades Pro Max se encontraron paquetes tanto de Samsung como de CXMT. Los chips de CXMT muestran dimensiones consistentes con una densidad de aproximadamente 0,3 gigabits por milímetro cuadrado en el proceso G4 de la compañía, aproximadamente equivalente a la generación 1z de otros fabricantes.
El paquete sigue siendo totalmente orgánico sin interposer de silicio, un enfoque rentable que iguala el coeficiente de expansión térmica con la placa de circuito impreso y evita gastos innecesarios para los requisitos de ancho de banda de un procesador móvil. La tomografía de rayos X reveló posibles pilares térmicos de cobre con un paso de aproximadamente 253 micras y un diámetro de 80 micras, aunque la confirmación funcional requeriría pruebas adicionales.
La hoja de ruta futura apunta a contactos traseros y apilamiento vertical
SemiAnalysis proyecta que un nodo teórico N+4 podría reducir la altura de la celda a 198 nm y el paso de compuerta contactada a 54 nm mediante un mayor ajuste de las capas de metal y la posible adopción de la reducción del espaciado de la rejilla de difusión simple. Esto alcanzaría aproximadamente 137,8 millones de transistores por milímetro cuadrado, a la par del N5 de TSMC o el SF4 de Samsung. Sin embargo, cada paso incremental añade una dificultad acumulativa, con más capas que requieren cuádruple patrón y presupuestos de superposición más ajustados.
Más allá del N+4, las ganancias significativas de densidad requerirían probablemente contactos traseros (backside contacts), moviendo el enrutamiento de potencia y los contactos de fuente-drenaje hacia la parte posterior de la oblea para reducir la congestión frontal. SemiAnalysis estima que esto podría permitir una altura de celda de 170 nm y 163,6 millones de transistores por milímetro cuadrado, igualando la densidad de la biblioteca de alto rendimiento del 18A de Intel. La complejidad de integración aumenta drásticamente con este enfoque, requiriendo nuevos flujos de proceso para la alineación trasera, el adelgazamiento de la oblea, la revelación de contactos y la metalización trasera.
La estrategia LogicFolding de Huawei apunta a la optimización a nivel de sistema
La ley de escalado tau de Huawei, presentada en ISCAS 2026, representa un cambio estratégico fundamental: pasar de competir en densidad de transistores planares a optimizar la latencia total del sistema mediante la integración vertical. La implementación de LogicFolding divide los bloques lógicos en múltiples chips activos unidos cara a cara con un paso ultrafino, tratando efectivamente la interfaz de unión como una capa de metal adicional para acortar las rutas críticas y reducir la sobrecarga de los buffers.
La hoja de ruta de Huawei apunta a frecuencias de núcleo principal que aumentarán de los 2,75 GHz actuales en el Kirin 9030 a aproximadamente 5 GHz para 2031, con diseños intermedios de 3,1 y 3,39 GHz ya en pruebas de laboratorio. Esto representa una vía hacia la recuperación del rendimiento que no depende del acceso a la litografía EUV. La compañía afirma alcanzar una densidad equivalente a 14A de fundición para 2031, aunque esta métrica mide transistores por huella de paquete en lugar de por área de chip, lo que hace que las comparaciones directas con los nodos de fundición sean problemáticas.
Aplicar la metodología de Huawei al MI450X de AMD con un chip superior N2 sobre una base N3P arrojaría 460,2 millones de transistores por milímetro cuadrado en 2026, sustancialmente más alto que el objetivo de 295 millones de Huawei para 2031. Esto subraya que la métrica de densidad incorpora el apilamiento en lugar de representar un logro puro de tecnología de proceso. El enfoque es una verdadera optimización conjunta de sistema y tecnología, pero las métricas requieren una interpretación cuidadosa.
Los controles de exportación cambiaron el problema de optimización sin detener el avance
El análisis demuestra que las restricciones de EUV han forzado un camino de desarrollo diferente en lugar de congelar las capacidades de semiconductores de China. SMIC alcanza una densidad comparable al nodo maduro N6 de TSMC mediante una complejidad y un costo de proceso significativamente mayores. El Kirin 9030 funciona de manera similar a los buques insignia de Android de hace tres años, mientras que se queda atrás de los diseños actuales por márgenes sustanciales tanto en rendimiento como en eficiencia.
Las implicaciones estratégicas se extienden más allá de un solo chip o compañía. SMIC está licenciando procesos N+2 y N+3 a HLMC y Hua Hong bajo dirección gubernamental, difundiendo el conocimiento de fabricación en todo el ecosistema nacional. Si estos procesos se integran en los aceleradores de IA Ascend, los diseños T-Head de Alibaba o los chips Cambricon para ByteDance, la eficacia de las sanciones dirigidas a empresas individuales disminuye a medida que las capacidades se propagan.
El panorama de las herramientas de diseño muestra un progreso paralelo. Huawei opera sin acceso a herramientas EDA occidentales de Synopsys y Cadence, habiéndose mantenido en las listas negras comerciales de EE. UU. durante el breve periodo de restricción de EDA de 2025 y su posterior levantamiento. Investigadores de la Universidad de Pekín anunciaron recientemente herramientas EDA prototipo específicamente para la arquitectura LogicFolding, que requieren nuevos flujos para el diseño y la planificación de pisos multicapa. Esto representa un desarrollo del ecosistema que va más allá de simplemente copiar enfoques existentes.
SemiAnalysis entra al mercado de teardown con capacidades de laboratorio avanzadas
El lanzamiento público del Laboratorio de Ingeniería y Evaluación de Teardowns de SemiAnalysis representa una competencia directa para TechInsights, que ha disfrutado de una posición de mercado prácticamente incontestada durante décadas, siendo propiedad de capital privado y actualmente comercializada para su venta. SemiAnalysis informa que supera a TechInsights en ingresos a pesar de operar sin capital de riesgo o privado y haber sido fundada hace solo seis años. La compañía afirma que su estructura liderada por fundadores permite un movimiento más rápido y la capacidad de publicar teardowns de chips de clientes, mientras centra el trabajo remunerado en componentes de centros de datos.
Las capacidades del laboratorio incluyen microscopía electrónica de transmisión con secciones transversales dirigidas a través de regiones lógicas y de memoria, espectroscopia de rayos X por energía dispersiva para el análisis de composición de materiales y tomografía de rayos X para la obtención de imágenes tridimensionales no destructivas de paquetes. La compañía ya ha generado ingresos con teardowns de chips avanzados para centros de datos, incluida la ingeniería inversa del motor óptico COUPE CPO con pila EIC 3D de un importante cliente de TSMC, aunque no ha revelado el nombre del cliente.
El momento presenta un desafío estratégico para TechInsights mientras busca un comprador y enfrenta una nueva competencia en un mercado históricamente caracterizado por altas barreras de entrada debido a los costos de los equipos y los requisitos de experiencia técnica. SemiAnalysis afirma que está escalando agresivamente el laboratorio y destaca que puede publicar hallazgos con mayor libertad debido a su estructura de propiedad independiente.