ChipAgents 트랜스크립트: AI 에이전트를 활용한 RISC-V 설계 및 검증 가속화
2025년 5월 28일 - RISC-V International 발표
반도체 설계의 심화되는 복잡성 격차
Mehir Arora: 제 목소리 들리시나요? 마이크가 작동하나요? 네, 잘 들리는군요. 반갑습니다. 저는 ChipAgents.ai의 Mehir Arora입니다. 저희는 AI 기반 전자설계자동화(EDA) 기업으로, 이 분야의 선구자 중 하나입니다. 저희는 하드웨어 칩 설계 및 검증을 위한 에이전트형 AI(agentic AI)에 집중하고 있으며, 이번 발표를 통해 그 의미를 자세히 설명해 드리겠습니다.
저희의 궁극적인 목표는 모두가 겪고 있는 핵심적인 문제에서 출발합니다. 30년 전에는 1만 개의 로직 게이트를 다뤘다면, 오늘날에는 최소 100억 개의 로직 게이트를 다루고 있습니다. 칩의 복잡성은 기하급수적으로 증가했고, 그에 따른 요구사항도 폭증했습니다. 그러나 하드웨어 엔지니어의 수는 그만큼 늘지 않았습니다. 현재 풀사이즈 SoC(시스템 온 칩)를 생산해야 하는 하드웨어 팀에 가해지는 엄청난 기대치를 충족할 만큼 엔지니어 인력이 증가하지 않은 것입니다. 오늘날 생산되는 대규모 AI 시스템의 경우 로직 게이트 수가 수조 개에 달할 정도로 시스템 규모가 거대해졌습니다.
저희의 목표는 AI 에이전트를 사용하는 소규모 팀이 기존보다 5배 더 큰 규모의 팀과 경쟁할 수 있도록 돕는 것입니다. 약 1년 후에는 그 격차가 25배까지 벌어질 것입니다. 5명으로 구성된 팀이 25명 규모의 팀과, 20~30명 규모의 팀이 100~150명 규모의 팀과 대등하게 경쟁하는 모습을 보게 될 것입니다. 에이전트형 AI는 전체 작업을 엔드 투 엔드(end-to-end) 방식으로 위임할 수 있게 해주며, 비동기적으로 작업을 수행합니다. 이를 통해 다양한 활용 사례를 구현할 수 있습니다.
하드웨어 엔지니어링 내 에이전트형 AI의 주요 활용 사례
많은 분이 활용 사례를 궁금해하실 텐데, 잠시 후 몇 가지를 시연해 보이겠습니다. 시간이 오래 걸리지 않습니다. 저희의 핵심 활용 사례는 이 제품이 매우 범용적이며 다양한 기능을 갖췄다는 점에서 기인합니다. 흥미로운 점 중 하나는 회귀 테스트 로그(regression logs)를 읽을 수 있다는 것입니다. 매일 밤 수많은 회귀 테스트를 수행할 때, 에이전트는 로그 출력값, 파형(waveform), 테스트 대상 설계(DUT), 테스트벤치를 읽고 자율적으로 문제의 근본 원인을 파악할 수 있습니다.
또한 내부 사양서나 공개된 대규모 프로토콜 표준과 같은 문서를 읽는 것도 가능합니다. 이러한 사양서를 바탕으로 전체 설계에 대한 검증 계획을 수립할 수 있습니다. 검증 계획을 읽고 UVM 커버리지 모델, 시퀀스, 체커 등을 생성할 수도 있습니다. 나아가 마이크로 아키텍처나 SystemC 아키텍처를 읽고 새로운 SystemVerilog 모듈을 구현 및 통합하는 등 새로운 워크플로우를 지원합니다.
최첨단 벤치마크 및 학술적 기반
성능에 관심이 많으실 텐데, 간단히 언급하겠습니다. 저희 팀은 학계에서 시작되었습니다. 창립자들은 UC 산타바바라의 교수 및 대학원생 출신이며, 저 또한 UC 산타바바라 동문으로 연구 분야에서 활동했습니다. 초기 연구는 파이썬 프로그래밍에 특화된 유명 AI 에이전트 벤치마크인 'SWE-bench'를 기반으로 진행되었습니다. 이 벤치마크의 검증 버전은 프린스턴 대학 및 OpenAI와 공동으로 구축되었습니다. 저희 창립자들은 SWE-bench에서 업계 최고의 성과를 거두었으며, 이제 그 역량을 하드웨어 분야로 옮겨왔습니다.
화면의 슬라이드는 Nvidia가 RTL(Register-Transfer Level) 작업을 수행하는 에이전트를 위해 제작한 벤치마크인 'Verilog-Eval'을 보여줍니다. 저희는 몇 달 전 이 벤치마크에서 최고 수준의 결과를 기록했습니다. 현재 저희의 과제는 이러한 학술적 성과를 제품화하는 것입니다. 이제 시스템 시연을 보여드리겠습니다. 시연 내용은 근본 원인 분석(root-cause analysis)과 테스트 계획 및 UVM 커버리지 모델 생성에 관한 것입니다.
라이브 시연: 파형 근본 원인 분석 및 AXI 테스트 계획
시연을 위해 암호화 모듈인 AES(Advanced Encryption Standard) 모듈을 준비했습니다. 현재 이 모듈은 오류가 있는 상태이며, 파형을 통해 근본 원인을 찾아내고자 합니다. 동시에 ARM에서 제공하는 AXI 프로토콜 사양서를 활용해 검증 관련 자료를 생성해 보겠습니다. 지금 바로 시작하겠습니다.
화면에는 Visual Studio Code가 열려 있습니다. 저희의 주력 제품인 ChipAgents는 명령줄 유틸리티 형태로 배포됩니다. Visual Studio Code 내에서 좌우 양쪽에 터미널을 열어 두 가지 작업을 병렬로 실행하겠습니다.
첫 번째는 AES 암호화 모듈 분석입니다. 여기 AES 모듈의 최상위 모듈과 몇 가지 하위 모듈이 있습니다. 테스트벤치도 간단히 구성했습니다. 첫 번째 테스트 케이스는 통과하지만 두 번째는 실패하는 상황입니다. 다행히 이 실행의 트레이스 출력에 해당하는 파형 파일이 있습니다.
ChipAgents는 자연어로 제어합니다. 올바른 디렉토리에 있는지 확인한 후, ChipAgents AES 디렉토리로 이동하여 첫 번째 테스트는 통과하고 두 번째는 실패했다는 정보를 에이전트에 전달하겠습니다. 파형을 사용하여 무슨 일이 일어났는지 파악하도록 명령하겠습니다.
동시에 AXI 프로토콜도 살펴보겠습니다. 이는 ARM 웹사이트에서 다운로드한 300페이지 분량의 AXI 프로토콜 사양서입니다. 이 사양서를 읽고 마크다운(markdown) 형식의 테스트 계획서를 작성하도록 하겠습니다. 또한 UVM 커버리지 모델과 UVM 시퀀스도 생성하도록 명령을 내리고 프로세스를 시작합니다. 시간이 부족해 두 작업을 병렬로 진행하며, 진행 상황을 설명해 드리겠습니다.
AES 암호화 모듈의 상세 디버깅
먼저 파형 분석 기능에 대해 말씀드리겠습니다. 에이전트가 'testbench.vcd'를 분석하고 있습니다. 흔히 받는 질문 중 하나가 지원하는 파형 형식인데, 현재 FSDB를 지원하며 향후 더 많은 형식을 지원할 예정입니다. 현재는 Verdi 파형 뷰어 라이브러리를 통해 FSDB를 지원합니다.
보시다시피 에이전트가 파형 파일을 분석 중입니다. VCD 파일에 포함된 여러 신호를 확인하고, AES 암호화 모듈의 핵심 구성 요소를 포함한 여러 파일을 검토하고 있습니다.
그 작업이 진행되는 동안 AXI 사양서 디렉토리 문제를 해결하겠습니다. 아까 디렉토리를 잘못 지정했군요. 이제 AXI 사양서를 읽고 테스트 계획서, UVM 시퀀스, 커버리지 모델을 작성하도록 다시 명령하겠습니다. 아까 디렉토리를 혼동했지만, 파형 분석은 이미 완료되었습니다. 결과가 매우 흥미롭습니다.
파형 분석 결과를 살펴보겠습니다. ChipAgents는 파형과 AES 관련 파일을 읽어 근본 원인을 분석했습니다. 분석 결과, AES-128 암호화 모듈의 상태 머신(state machine)에 문제가 있었습니다. 'add round key' 단계에서 라운드 카운터가 마지막 라운드를 의미하는 'NR-1'과 같을 때, 암호문과 'done' 플래그는 정상적으로 설정되지만, 상태를 'idle'이 아닌 'sub bytes'로 잘못 설정하는 오류가 발견되었습니다. 이것이 근본 원인입니다.
에이전트는 파형 내에서 구체적인 증거도 제시합니다. 특정 피코초 단위의 타임스탬프를 지목하며 'done' 신호와 상태 전이 오류를 설명합니다. 또한 암호문을 확인하기 위해 살펴봐야 할 다른 타임스탬프도 알려줍니다. 출력값을 보면 상태가 0으로 전이되어야 함에도 4, 1, 2, 4 순으로 순환하고 있습니다. 코드의 80~90라인 사이에서 버그를 명확히 보여주며, 해당 라인을 0으로 수정해야 한다는 해결책과 그 영향까지 설명해 줍니다.
마지막으로 ChipAgents는 결과를 요약하며 자율적으로 근본 원인 분석을 완료했습니다. 이는 매우 고무적인 성과입니다. 이미 여러 상용 고객이 매일 밤 수행되는 회귀 테스트의 출력값과 파형, 테스트 대상 설계 파일을 ChipAgents에 입력하여 근본 원인을 격리하는 방식으로 활용하고 있습니다.
AXI 테스트 계획 및 UVM 시퀀스 생성 자동화
ChipAgents의 기능은 여기서 그치지 않습니다. 백그라운드에서 작업 중이던 AXI 테스트 계획서 생성이 완료되었습니다. 이 파일을 생성하고 어떤 작업이 진행되었는지 살펴보겠습니다. ChipAgents는 AXI 프로토콜을 읽고 목차, 주요 채널과 목적, 전이 유형, 핵심 사항을 파악하여 대규모 AXI 테스트 계획서를 작성했습니다. 동시에 UVM 시퀀스도 생성하도록 요청했습니다.
테스트 계획서를 마크다운 형식으로 보여드리겠습니다. 요청대로 마크다운 표 형태로 깔끔하게 정리되었습니다. AXI 인터페이스의 세부 사항이 모두 포함되어 있습니다. 채널 핸드셰이크 정보, 클럭 및 리셋, 쓰기 요청 채널, 쓰기 데이터 채널 정보가 모두 담겨 있습니다.
아래로 내려가면 더 흥미로운 내용이 있습니다. AXI의 다양한 버스트 유형, 메모리 속성, 보안 유형, 트랜잭션 식별자, 요청 순서, 배타적 및 원자적 접근 등이 모두 열거되어 있습니다. 300페이지에 달하는 사양서에서 이 모든 정보를 추출한 것입니다. 이 검증 계획서는 이전에는 존재하지 않던 자료입니다.
저희는 이 시스템을 임의의 규모와 문서 양으로 테스트했습니다. 예를 들어 3,000페이지에 달하는 이더넷 사양서도 문제없이 처리하여 테스트 계획서를 생성하거나, 사양서에 대한 질의응답을 수행합니다. 이는 방대한 코드베이스를 다룰 때도 유용합니다. 검증 단계에서 RTL을 이해하는 것이 큰 병목 현상인데, 수백 개의 파일을 입력하면 데이터 흐름에 대한 답변을 즉시 얻을 수 있습니다.
동시에 ChipAgents는 긴 트랜잭션 세트도 생성했습니다. 여기 UVM 시퀀스를 보시면, 사양서와 테스트 계획서만으로 800라인 분량의 Verilog 파일을 즉석에서 생성했습니다. 베이스 시퀀스, 다양한 제약 조건이 포함된 쓰기 시퀀스, 읽기 시퀀스 등이 모두 포함되어 있으며, 이는 앞서 생성된 테스트 계획서와 완벽하게 일치합니다.
전자설계자동화(EDA)의 미래
ChipAgents는 이 외에도 많은 작업을 수행합니다. 요약하자면, 저희는 현재 전자설계자동화 분야의 이 중요한 문제를 해결하고 있는 유일한 기업입니다. 하드웨어 분야의 핵심 문제는 엔지니어링 팀에 가해지는 기하급수적인 기대치입니다. 방대한 정보를 처리하고 이를 검증 자료로 변환하며, 엄청난 양의 디버깅과 설계를 수행해야 합니다.
저희가 구축한 이 시스템은 팀이 기존보다 5배, 10배 더 큰 역량을 발휘하는 것처럼 느끼게 해줍니다. 이것이 저희에게 주어진 과제이며, 지금까지 이룬 진전입니다. 이미 많은 상용 고객이 ChipAgents를 활용하고 있습니다. 이것이 바로 EDA의 미래이며, 저희가 이 제품을 만드는 이유입니다. 감사합니다.