SemiAnalysis: SMIC의 N+3 공정, DUV 다중 패터닝으로 TSMC N6 밀도 구현… 성능·효율 격차는 여전
2026년 6월 14일, 화웨이 Kirin 9030 분해 분석
SemiAnalysis는 자사의 분해 분석 엔지니어링 연구소를 공식 출범하며, 화웨이 Kirin 9030에 탑재된 SMIC의 N+3 공정 노드에 대한 포괄적인 리버스 엔지니어링 결과를 발표했다. 이번 분석에 따르면, SMIC는 극단적인 설계-기술 공동 최적화(DTCO)를 통해 32.5nm의 최소 금속 피치(metal pitch)를 구현했다. 이는 인텔 18A 공정(Panther Lake)의 36nm 피치보다 약 10% 더 조밀한 수치다. 그러나 이 수치는 기술적으로는 정확할지라도 복잡한 현실을 가리고 있다. SMIC는 EUV 리소그래피 없이 TSMC N6와 동등한 수준인 제곱밀리미터당 1억 1,340만 개의 트랜지스터 밀도를 달성했지만, 공정 복잡성, 비용, 전력 효율성 측면에서 막대한 대가를 치르고 있다.
첨단 장비 대신 복잡성으로 달성한 공정 밀도
이번 분해 분석은 수출 규제 하에서 DUV 장비만으로 반도체 제조가 어디까지 도달할 수 있는지를 여실히 보여준다. SMIC는 M0 로컬 인터커넥트 레이어에 32.5nm 피치의 자기정렬 쿼드러플 패터닝(SAQP)을 적용했다. 이는 TSMC N6의 비교적 여유 있는 자기정렬 더블 패터닝(약 40nm)과 대비된다. 이러한 공격적인 다중 패터닝 방식은 더 많은 마스크 레이어를 필요로 하며 오버레이 민감도를 높여, 결과적으로 제조 비용 상승과 공정 리스크 증가로 이어진다.
표준 셀 수준에서 SMIC는 TSMC N6와 동일한 228nm 셀 높이와 57nm 접촉 게이트 피치를 구현했다. 이러한 밀도 향상은 컨택-오버-액티브-게이트(COAG), 싱글 디퓨전 브레이크, 트랜지스터당 핀(fin) 수를 2개로 줄이는 핀 디포퓰레이션 등 공격적인 DTCO 부스터 기술을 통해 달성되었다. 또한 SMIC는 M1 레이어에 3:2 금속-게이트 비율이라는 독특한 방식을 사용해 레이아웃 복잡성을 대가로 라우팅 유연성을 확보했다. 이 비율은 최첨단 노드에서는 거의 사라진 방식으로, TSMC는 N3B 이후, 인텔은 10nm 제품군 이후 이를 포기했으나 삼성은 여전히 사용 중이다.
핀 프로파일 분석 결과, SMIC는 TSMC N6(7.8:1)보다 높은 9.5:1의 종횡비를 구현했으며 상단 둥글기(top rounding)도 적은 것으로 나타났다. 이는 이론적으로 정전기 제어와 유효 채널 폭을 개선하지만, 더 좁은 피치에서 더 높고 얇은 핀을 구현하는 것은 제조 난이도와 내구성 측면에서 상당한 어려움을 초래한다.
플래그십과 여전히 큰 성능 격차
Kirin 9030의 실제 성능은 밀도 확보와 경쟁력 있는 PPA(전력·성능·면적) 지표 달성 사이의 간극을 보여준다. 화웨이의 프라임 코어는 클럭당 정수 연산 성능이 Arm의 2021년형 Cortex-X2 설계와 유사한 수준이다. 그러나 애플의 2020년형 M1 Firestorm 코어는 클럭당 성능이 35% 더 높으며, 동일한 4.5W 전력 소비 환경에서 절대 성능은 57% 더 빠르다. 최신 설계와 비교하면 격차는 더욱 벌어진다. 애플 M5 P-코어는 클럭당 성능이 60% 높고 절대 성능은 2.7배 빠르며, Arm의 C1 Ultra는 클럭당 성능이 45% 높고 절대 성능은 2배에 달한다.
효율성 부족은 더욱 극명하다. 애플의 효율 코어는 화웨이 프라임 코어가 4.5W를 소비할 때보다 20% 더 높은 정수 연산 성능을 1W 수준에서 구현한다. 이러한 4.5배의 전력 효율 열세는 SMIC N+3 공정과 TSMC N3P와 같은 최첨단 노드 사이의 전압-주파수 곡선 및 유효 트랜지스터 예산의 차이를 직접적으로 반영한다.
GPU 성능에서 화웨이는 가장 큰 성과를 보였다. Maleoon 935 그래픽 프로세서는 3DMark Wild Life Extreme 테스트에서 이전 세대 대비 70% 향상된 성능을 기록했다. 하드웨어 가속 레이 트레이싱 추가로 애플 A16이나 삼성 Exynos 2200과 같은 구형 플래그십과 대등한 수준에 도달했다. 그러나 퀄컴과 미디어텍의 최신 플래그십 프로세서는 작업 부하에 따라 2.4배에서 3.7배 더 빠른 성능을 낸다.
SRAM 스케일링으로 본 공정 성숙도, 8T 셀 전략 확인
이번 분석에서는 GPU에 8트랜지스터(8T) SRAM 셀 설계가 적용된 점이 확인되었다. 이는 일반적인 6트랜지스터(6T) 구현보다 안정성에 초점을 맞춘 방식이다. 8T 구성은 전용 읽기 포트를 위해 2개의 트랜지스터를 추가하여 읽기 방해(read-disturb) 문제를 제거하고 더 공격적인 성능 튜닝을 가능하게 한다. 측정된 비트셀 크기는 0.0463제곱마이크론으로, 이론적 밀도는 제곱밀리미터당 21.6메가비트이다.
SemiAnalysis는 SMIC N+3 공정의 표준 6T 고밀도 셀 크기를 0.0260제곱마이크론으로 추정하며, 이는 삼성 7LPP/5LPP와 유사하고 TSMC N7/N6보다는 약간 낮은 수준이다. 이는 N+2에서 N+3으로 넘어가며 약 19%의 면적 축소가 이루어졌음을 의미하며, 로직 축소와 발맞춰 비교적 깔끔한 SRAM 스케일링을 보여준다. 시스템 레벨 캐시는 주변 회로를 고려할 때 이론적 최대 밀도의 66% 수준인 제곱밀리미터당 25.5메가비트를 달성했다.
소재 스택 분석: 성숙한 통합과 알려진 병목 현상
에너지 분산형 X선 분광법(EDS) 분석 결과, SMIC는 탄탈륨 질화물 배리어, 코발트 라이너 및 캡, 구리 인터커넥트를 로컬 레이어에 사용하는 업계 표준 금속 스택을 채택했다. 핵심 소스-드레인 컨택에는 코발트와 그 위의 텅스텐 플러그를 사용했는데, 이는 최첨단은 아니더라도 신뢰할 수 있는 방식이다. 인텔과 TSMC는 현대 칩에서 치수가 축소됨에 따라 가장 큰 저항 병목 구간인 이 컨택 레벨에서 다양한 금속화 방식을 탐구해 왔다.
임베디드 실리콘-게르마늄 PMOS 소스-드레인은 EDS 맵에서 명확한 게르마늄 농도를 보이며 잘 통합된 것으로 보인다. 이 변형 공학 기술은 45nm 노드부터 업계 표준으로 자리 잡았으며 성숙한 공정 제어 능력을 반영한다. 그러나 M0 레이어에서는 알루미나 식각 정지 레이어의 라이너 블로우아웃 등 선도 파운드리와 차별화되는 지점이 발견되었다. 이는 가파른 테이퍼를 고려할 때 하단 임계 치수를 늘리려는 의도적인 시도일 수 있으나, 극단적인 다중 패터닝의 통합 난제를 시사한다.
패키징: 지역 공급망을 활용한 표준 모바일 구현
Kirin 9030은 유기 재배선 층(RDL) 인터포저 위에 LPDDR5X 메모리를 적층하는 일반적인 패키지-온-패키지(PoP) 구조를 사용한다. 메모리 구성은 모델별로 다른데, Pro 모델은 삼성의 1a 공정 노드에서 제조된 12GB 삼성 LPDDR5X-9600을 탑재했고, Pro Max 모델에서는 삼성과 CXMT 패키지가 모두 발견되었다. CXMT 다이는 이 회사의 G4 공정에서 제곱밀리미터당 약 0.3기가비트 밀도를 보이며, 이는 타사의 1z 세대와 유사한 수준이다.
패키지는 실리콘 인터포저 없이 전체가 유기 소재로 구성되었다. 이는 인쇄회로기판(PCB)과 열팽창 계수를 맞추고 모바일 프로세서의 대역폭 요구 사항에 불필요한 비용을 피하는 효율적인 방식이다. X선 단층 촬영 결과, 약 253미크론 피치에 80미크론 직경의 열 방출용 구리 기둥(thermal copper pillars)이 확인되었으나 기능적 확인을 위해서는 추가 테스트가 필요하다.
차세대 로드맵: 후면 컨택과 수직 적층 지향
SemiAnalysis는 이론적인 N+4 노드가 금속 레이어 미세화와 싱글 디퓨전 그리드 간격 축소를 통해 셀 높이를 198nm, 접촉 게이트 피치를 54nm까지 줄일 수 있을 것으로 전망한다. 이는 제곱밀리미터당 약 1억 3,780만 개의 트랜지스터 밀도로, TSMC N5나 삼성 SF4와 대등한 수준이다. 그러나 단계가 올라갈수록 쿼드러플 패터닝과 더 엄격한 오버레이 예산이 요구되어 누적 난이도가 상승한다.
N+4 이후에는 전력 라우팅과 소스-드레인 컨택을 웨이퍼 후면으로 옮겨 전면 혼잡을 줄이는 후면 컨택 기술이 적용되어야 의미 있는 밀도 향상이 가능할 것이다. SemiAnalysis는 이를 통해 셀 높이를 170nm, 밀도를 제곱밀리미터당 1억 6,360만 개까지 끌어올려 인텔 18A의 고성능 라이브러리 밀도와 맞먹는 수준에 도달할 것으로 추정한다. 다만 이 방식은 후면 정렬, 웨이퍼 박형화, 컨택 노출, 후면 금속화 등 새로운 공정 흐름이 필요해 통합 복잡성이 급격히 증가한다.
화웨이의 '로직폴딩(LogicFolding)' 전략과 시스템 최적화
2026년 ISCAS에서 공개된 화웨이의 '타우(tau) 스케일링 법칙'은 평면 트랜지스터 밀도 경쟁에서 벗어나 수직 통합을 통해 전체 시스템 지연 시간을 최적화하는 근본적인 전략적 전환을 의미한다. '로직폴딩(LogicFolding)' 구현은 로직 블록을 초미세 피치로 페이스-투-페이스(face-to-face) 본딩된 여러 활성 다이에 분할하여, 본딩 인터페이스를 추가적인 금속 레이어처럼 활용해 핵심 경로를 단축하고 버퍼 오버헤드를 줄인다.
화웨이의 로드맵은 Kirin 9030의 현재 2.75GHz인 프라임 코어 주파수를 2031년까지 약 5GHz로 끌어올리는 것을 목표로 하며, 3.1GHz 및 3.39GHz 설계가 이미 연구소에서 테스트 중이다. 이는 EUV 리소그래피 없이 성능을 회복하는 경로를 제시한다. 화웨이는 2031년까지 파운드리 14A급 밀도에 도달할 것이라고 주장하지만, 이는 다이 면적이 아닌 패키지 풋프린트당 트랜지스터 수를 기준으로 한 것이어서 파운드리 노드와 직접 비교하기에는 무리가 있다.
화웨이의 방법론을 AMD의 MI450X(N3P 베이스에 N2 탑 다이)에 적용하면 2026년 기준 제곱밀리미터당 4억 6,020만 개의 트랜지스터 밀도가 나오는데, 이는 화웨이의 2031년 목표치인 2억 9,500만 개보다 훨씬 높다. 이는 밀도 지표가 순수한 공정 기술 성과가 아닌 적층 기술을 포함하고 있음을 방증한다. 화웨이의 방식은 진정한 시스템-기술 공동 최적화이지만, 지표 해석에는 주의가 필요하다.
수출 규제, 최적화의 난제를 바꾸다
이번 분해 분석은 EUV 규제가 중국 반도체 역량을 동결시킨 것이 아니라, 다른 발전 경로를 강제했음을 보여준다. SMIC는 훨씬 더 높은 공정 복잡성과 비용을 들여 TSMC의 성숙한 N6 노드와 비슷한 밀도에 도달했다. Kirin 9030은 3년 전 안드로이드 플래그십과 유사한 성능을 내지만, 성능과 효율성 모두에서 최신 설계와는 상당한 격차를 보인다.
전략적 영향은 단일 칩이나 기업을 넘어선다. SMIC는 정부 지시에 따라 N+2 및 N+3 공정을 HLMC와 화홍(Hua Hong)에 라이선스하며 국내 생태계 전반에 제조 노하우를 확산시키고 있다. 만약 이러한 공정이 Ascend AI 가속기, 알리바바 T-Head 설계, 바이트댄스용 캄브리콘 칩 등에 적용된다면, 특정 기업을 겨냥한 제재의 효과는 역량이 확산됨에 따라 희석될 것이다.
설계 툴 측면에서도 병렬적인 진전이 보인다. 화웨이는 2025년 단기 EDA 제한 조치와 이후 해제 기간을 거치며 미국 무역 블랙리스트에 남아 있음에도 시놉시스(Synopsys)나 케이던스(Cadence)와 같은 서구권 EDA 툴 없이 운영되고 있다. 최근 베이징대 연구진은 로직폴딩 아키텍처 전용 EDA 툴 프로토타입을 발표했으며, 이는 다층 레이아웃 및 플로어플래닝을 위한 새로운 흐름을 요구한다. 이는 기존 방식을 단순히 모방하는 것을 넘어선 생태계 발전이다.
SemiAnalysis, 첨단 연구소와 함께 분해 분석 시장 진입
SemiAnalysis의 분해 분석 엔지니어링 및 평가 연구소 공식 출범은 수십 년간 독점적 지위를 누려온 TechInsights와의 직접적인 경쟁을 의미한다. 현재 사모펀드 소유로 매각 절차를 밟고 있는 TechInsights와 달리, SemiAnalysis는 설립 6년 만에 벤처나 사모펀드 투자 없이도 TechInsights를 상회하는 매출을 기록하고 있다고 밝혔다. 창업자 주도 구조 덕분에 더 빠른 의사결정이 가능하며, 고객사 칩 분해 결과를 공개적으로 발표하면서도 데이터센터 부품 관련 유료 작업에 집중할 수 있다는 설명이다.
연구소는 로직 및 메모리 영역의 타겟팅된 단면을 분석하는 투과전자현미경(TEM), 소재 구성을 분석하는 에너지 분산형 X선 분광법(EDS), 3차원 패키지 비파괴 이미징을 위한 X선 단층 촬영 기능을 갖췄다. 이미 주요 TSMC 고객사의 EIC 3D 스택이 포함된 COUPE CPO 광학 엔진 리버스 엔지니어링 등 첨단 데이터센터 칩 분해로 수익을 창출하고 있으나 고객명은 공개하지 않았다.
이번 진입 타이밍은 매수자를 찾는 TechInsights에 전략적 도전이 될 전망이다. 반도체 분해 분석 시장은 장비 비용과 기술적 전문성 때문에 진입 장벽이 높기로 유명하다. SemiAnalysis는 연구소 규모를 공격적으로 확장하고 있으며, 독립적인 소유 구조를 통해 분석 결과를 보다 자유롭게 공개할 수 있다는 점을 강점으로 내세우고 있다.