Cadence 執行長：AI 代理程式正推升基礎工具需求，而非削減——且 IP 業務已躋身世界級水準
美國銀行全球科技大會，2026 年 6 月 3 日 — Cadence Design Systems 執行長 Anirudh Devgan 提出看漲論點，闡述為何市場對 AI 顛覆 EDA 產業的擔憂存在根本性誤解。
關於 AI 是否會蠶食 EDA 軟體需求的爭論，長期以來一直是懸在 Cadence Design Systems 頭上的陰影。執行長 Anirudh Devgan 週三出席美國銀行（Bank of America）全球科技大會時，對此給出了迄今為止最直接的反駁。這套邏輯值得投資人深思，因為它重新定義了市場該如何看待其中的風險與機會。
為何代理式 AI 反而增加了基礎工具的消耗量
Devgan 分享的核心觀點雖與直覺相悖，卻是基於觀察到的客戶行為。當 AI 代理程式（AI agents）自主編寫 RTL 程式碼時，這些代理程式仍需驗證程式碼的正確性。這類驗證過程必須透過 Cadence 的 Xcelium 模擬工具與 Jasper 形式驗證工具來完成。Devgan 解釋，結果顯示代理式工作流程反而帶動了基礎工具的更多使用，而非減少。他直接以 NVIDIA 為例，指出黃仁勳（Jensen Huang）在 COMPUTEX 上特別提到了 Cadence：「當 ChipStack 正在編寫 RTL 時，它實際上會使用更多的 Jasper 和 Xcelium。因此，與非代理式的世界相比，基礎工具的使用量實際上是在增加的。」
他提出「三層蛋糕」架構來解釋此現象的必然性：最上層是代理式 AI，中間層是作為「地面真理」（ground truth）的工具，最底層則是運算與資料。對於簡單任務，大型語言模型（LLM）或許能全權處理，但晶片設計並不簡單。「對我們而言，我們不只是微波爐，我們更像是核反應爐。所以當一群機器人到來時，它們不會去建造核反應爐，而是會以更有效率的方式使用核反應爐。」
看漲論點的第二個要素是底層工作負載的指數級增長。正如 Devgan 在近期簡報中所引用的，台積電（TSMC）的技術藍圖顯示，未來五年內，晶片加封裝系統中的電晶體數量將增加 48 倍至 50 倍。一家主要客戶告訴 Cadence，每一代晶片的研發都需要兩倍的人力——這種人力需求曲線在現實中根本無法實現。AI 代理程式平緩了這條曲線，使設計成為可能。在一個工作負載持平的世界裡，自動化確實意味著軟體授權減少；但在 Cadence 所處的世界中，需求呈指數級成長，自動化正是市場運作的關鍵。
開拓全新 TAM，而不僅是效率工具
Devgan 明確表示，代理式產品（用於 RTL 的 ChipStack、ViraStack 和 InnoStack）代表著真正的整體潛在市場（TAM）擴張，而不僅僅是現有授權的重新包裝。「如果我們提供的工具是用來編寫 RTL 的，過去根本沒有這類工具。所以這是一個全新的購買市場。」他將商業邏輯描述為乘數效應：新的代理層不僅本身創造營收，還在基礎工具堆疊之上驅動了額外的消耗量。
目前這類代理式流程的參與度已相當廣泛。Devgan 提到 Qualcomm、MediaTek 以及其他多家大型客戶已積極參與 ChipStack 的部署，並指出需求同時涵蓋了傳統半導體公司、超大規模資料中心業者（hyperscalers）、類比與混合訊號廠商，以及系統整合商。
IP 業務：坦誠面對過去，自信展望當下
對話中最坦誠的部分莫過於 Cadence 的 IP 業務，該業務過去表現確實落後於同業。Devgan 並未迴避：「老實說，我起初確實沒有在 IP 上投入那麼多資源，因為我們想確保先在 EDA 領域站穩腳跟。」他擔任執行長的頭四年優先發展 EDA，基於的理論是：只要核心工具實力強大，其他一切都會隨之而來。
隨後形成的 IP 策略採取了刻意的窄化路徑。Cadence 專注於先進製程中的五大明星 IP：DDR 記憶體子系統、PCIe、UCIe（晶片對晶片互連）、HBM 以及 SerDes。其邏輯在於，大型客戶只會購買最頂尖的產品，對廣泛但平庸的產品組合不感興趣。贏得大型客戶的青睞會對市場其餘部分產生拉動效應。Devgan 強調，關鍵變數在於研發團隊的素質。「在 IP 領域，我終於相信我們的團隊已達到世界級水準。以前並非如此。」在介面標準化之下，PPA（效能、功耗與面積）是主要的競爭差異化因素，而 Cadence 認為目前已弭平了差距。
推動這一重組的結構性順風包括晶片粒（chiplet）拆解趨勢，這使得 UCIe 等互連 IP 的戰略價值大幅提升；同時客戶群也擴大至 Intel 和 Samsung，Devgan 將其視為公司過去難以觸及的重要新機會。
內部生產力作為證明與利潤訊號
Devgan 提供了一個異常明確的內部生產力目標，這對 Cadence 的利潤率軌跡具有直接影響。該公司擁有 3,000 人的 IP 部門正全面導入自家的代理式工具，目標是至少提升 2 倍的生產力。他列出的算式是：每個專案減少 30% 的人力，結合 30% 的時程縮短，產生 0.7 乘以 0.7 的乘數效應，約等於 2 倍。「有些客戶告訴我他們想要 0.5 乘以 0.5——那等於是 4 倍。」
他指出這已反映在財務數據上。增量營業利益率（incremental operating margins）達到 60%，遠高於公司目前約 44% 至 45% 的營業利益率。他描述公司約 15,000 人的整體員工隊伍——包括 4,000 名客戶端應用工程師和 7,000 名核心研發人員——皆受益於 Claude 和 Codex 等標準 AI 編碼工具，以及公司內部的專有代理堆疊。這意味著營運槓桿是結構性且持續的，而非一次性事件。
設計活動與競爭環境
Devgan 形容目前的設計環境是他見過最強勁的，由三股力量同時驅動。首先，超大規模資料中心業者的晶片設計活動重新加速，Google 在客製化晶片的成功，以及中國垂直整合廠商（他特別提到 Xiaomi 在晶片、汽車、機器人和 LLM 模型方面的表現「令人印象深刻」）刺激了整個產業的競爭反應。其次，涵蓋類比、記憶體和工業領域的傳統半導體終端市場已開始復甦。第三，Cadence 目前與過去滲透率有限的客戶有了積極的合作機會。
針對台積電漲價與設計複雜度是否會限制設計開案量的問題，Devgan 不以為然。「其價值極高，」他表示，垂直整合的經濟效益才是更強大的驅動力。比亞迪（BYD）、蔚來（Nio）和小鵬（XPeng）都是 Cadence 的客戶，他們的設計雄心正在擴張而非收縮。
實體 AI：仍需 3 到 7 年，但設計已然啟動
Devgan 多年來一直主張實體 AI（Physical AI）的發展，他也承認這需要時間來建立市場信任。他的觀點依然是，距離市場完全實現還有 3 到 7 年，但設計週期意味著客戶的參與早已展開。他點名 Tesla、Rivian、BYD、Nio、XPeng 和 Xiaomi 為積極參與者，認為這是一場針對自動化系統與機器人晶片的結構性建設。他也將 ADI 和 TI 等類比晶片廠商視為早期受益者。
他的投資組合論點是，Cadence 在資料中心 AI 與實體 AI 兩端的佈局，提供了純粹依賴銷量的半導體企業所缺乏的韌性。「即使市況稍微轉冷，對 Cadence Design 來說依然有利。」他認為，聚焦實體 AI 是為了在執行當前業務的同時，不錯過下一波浪潮。
競爭定位
當被直接問及與 Synopsys 的競爭動態時，Devgan 毫不掩飾地表達立場。他主張 Cadence 在核心 EDA 領域擁有優勢，因為它是唯一一家在類比、數位、驗證和封裝領域皆具備完整覆蓋能力的供應商——這種廣度在 PPA 要求最嚴苛的台積電生態系統中尤為顯著。在 IP 方面，市占率正在提升；在硬體模擬方面，Palladium 平台被視為獨特產品。「我告訴投資人的是，沒錯，你可以投資兩家公司，但請多投資一點在 Cadence 上。」當被追問這是否客觀時，他補充道：「如果你回頭看看過去 5 年的表現，這也是事實。」
Cadence 在過去五年複雜的環境中實現了約 15% 的營收年複合成長率（CAGR）。更強勁的設計背景、代理式 TAM 擴張、IP 市占率提升以及內部生產力槓桿的結合，讓 Devgan 有底氣主張目前的成長動能是持久的——儘管他謹慎地表示，公司採取逐年指引，不會公開做出多年承諾。用他的話來說，目前的環境「或許是有史以來最好的」。