Micron detalla su ruta planar para DRAM hasta 1-eta, rechaza la arquitectura 4F2 e introduce HBM vertical y memoria para inferencia en el borde como nuevas plataformas de productos
Seminario web sobre liderazgo en tecnología y productos, 21 de octubre de 2026
Micron utilizó un seminario web sobre tecnología para transmitir dos mensajes clave en los que los inversionistas pueden basar sus decisiones. Primero, la compañía indicó que ve una ruta clara de escalamiento planar para DRAM durante varios nodos más, situando a la DRAM 3D como una vía paralela que se introducirá por motivos de costos y rendimiento, más que en una fecha fija. Segundo, está ampliando su portafolio de memoria para inteligencia artificial (IA) más allá de la HBM actual, incorporando HBM vertical, memoria vertical para inferencia en el borde y dos clases de NAND específicas para IA. El presidente y director de tecnología y productos, Scott DeBoer, afirmó que la empresa tiene "más confianza en los próximos años de escalamiento, tanto en DRAM como en NAND, que la que hemos tenido en bastante tiempo". No se proporcionaron proyecciones financieras.
Micron rechaza la arquitectura 4F2 y plantea la DRAM 3D como una transición dictada por el negocio
La cuestión técnica más debatida fue la arquitectura de celda 4F2, que según informes algunos competidores están explorando. DeBoer se mostró inusualmente directo. Micron inventó la arquitectura 4F2, la ha prototipado durante aproximadamente dos décadas y ha decidido no desarrollarla. Su argumento es que la densidad de bits está determinada por el paso (pitch) del condensador, y no por la disposición de la celda debajo de este. "Es un poco un mito que la 4F2 aporte realmente algo frente a la 6F2. Lo que define a la DRAM es el paso del condensador", señaló, y añadió que parte del debate sobre la 4F2 es "puro humo y espejos". Si bien reconoció que la 4F2 se puede fabricar en nodos anteriores, a mayor costo y complejidad, afirmó que más allá de los nodos actuales "es una cuestión de física" y que los problemas fundamentales de escalamiento "conducirán finalmente a la llegada de la DRAM 3D en lugar de la 4F2".
Sobre la DRAM 3D, Micron indicó que la tecnología figura en la hoja de ruta entre 1-zeta y 1-eta, pero como una ruta paralela. Su implementación "dependerá de las decisiones de negocio de Micron" y la empresa la adoptará cuando sea ideal en términos de costo, complejidad y rendimiento del dispositivo. DeBoer reconoció que la DRAM está "cercana a los límites atómicos", pero aseguró que Micron confía en varios nodos planares más. Atif Malik, analista de Citi, destacó la actualización sobre la DRAM 3D frente a la 4F2 como la principal conclusión. Los inversionistas deben tener en cuenta que la ausencia de una fecha para la DRAM 3D deja sin cuantificar el momento de la transición, y que esta dependerá de una valoración gerencial de los costos.
Hoja de ruta de DRAM: el nodo 1-delta iniciará su producción en volumen en el segundo semestre de 2027
El nodo 1-gamma, el primero de Micron en utilizar litografía ultravioleta extrema (EUV), ya se encuentra en fabricación de alto volumen y será el nodo principal de producción durante el próximo año. El nodo 1-delta, que se está desarrollando en Boise y está programado para fabricarse en Estados Unidos, entre otros sitios, tiene previsto iniciar su producción en el segundo semestre de 2027. Micron lo calificó como su quinto nodo consecutivo de liderazgo en la industria. Este nodo debería ofrecer una mejora en la densidad de bits de alrededor del 25%, con un enfoque de diseño centrado en el costo y en la optimización para HBM5, HBM vertical y memoria vertical para inferencia en el borde. El nodo 1-epsilon, que emplea unión de obleas (wafer bonding), está "avanzando a buen ritmo", mientras que las primeras fases de desarrollo ya están en marcha para 1-zeta y 1-eta, combinando EUV de alta apertura numérica (high-NA EUV) y nuevos materiales.
DeBoer también indicó que Micron implementará múltiples variantes de CMOS dentro de un mismo nodo, adaptadas para el uso de LP o HBM, y proyectó una mejora de aproximadamente 10 veces en la corriente de excitación (drive current) con una fuga determinada entre 2020 y 2030. En cuanto a los productos, LPDDR6 apunta a una mejora del 35% en eficiencia energética frente a LP5, DDR6 ofrecerá el doble del ancho de banda de DDR5, y se planea un módulo RDIMM de 1 terabyte como sucesor del RDIMM DDR5 de 512 gigabytes del cual ya se han enviado muestras.
La HBM vertical añade un nuevo nivel y la tasa de intercambio sigue en aumento
Más allá de la HBM estándar y personalizada, Micron está incorporando la HBM vertical, que coloca la memoria directamente encima del procesador. DeBoer explicó que el beneficio radica en un ancho de banda y una eficiencia energética que "realmente no se pueden lograr de otra manera". El ejecutivo anticipa que la mayoría de los sistemas combinarán HBM5E alrededor del perímetro del XPU con HBM vertical en la parte superior. La limitación es de carácter térmico. Apilar numerosos dados (dies) sobre un procesador caliente resulta complejo, por lo que la capacidad crecerá a un ritmo más lento que el ancho de banda, al menos inicialmente. Micron ya utiliza un disipador térmico que actúa como "una chimenea para el calor" sobre la zona más caliente del dado base de HBM.
Las implicaciones para la cadena de suministro son relevantes. DeBoer señaló que las tasas de intercambio —la cantidad de obleas necesarias por bit de HBM en comparación con la DRAM estándar— "continúan aumentando" en la HBM, la HBM vertical y la memoria vertical para inferencia en el borde. La HBM vertical presenta una tasa muy elevada, tanto debido al apilamiento como a que su recuento de E/S (I/O), mucho mayor, reduce la cantidad de dados por oblea. Esto apunta a una presión persistente sobre la oferta de bits de DRAM, lo que coincide con su comentario de que Micron no "ve un momento en el que la oferta y la demanda [de memoria] se equilibren" en los próximos dos años, una perspectiva que atribuyó al CEO Sanjay Mehrotra.
Respecto al dado base, Micron confirmó que utilizará nodos de fundición (foundry) tanto para los dados base de JEDEC estándar como para los de HBM personalizada, sin especificar el nodo exacto. La compañía indicó que HBM4 no requirió un proceso avanzado: "algunos competidores lo utilizaron. Nuestra HBM4 no", pero HBM4E sí exige un CMOS más avanzado para garantizar velocidad y potencia. La HBM vertical mantendrá nodos avanzados en el dado base, transfiriendo mayor funcionalidad fuera de la GPU. HBM4 se encuentra en producción de alto volumen, y una sola pila ofrece 2,8 terabytes por segundo. La unión híbrida (hybrid bonding) se describe como un elemento esencial para la densidad de interconexión, y no solo para la gestión térmica, aunque todavía necesita madurar para su uso a gran escala.
La memoria para inferencia en el borde compite con el procesamiento en memoria
Para la IA física y el borde (edge), Micron está desarrollando memoria vertical para inferencia en el borde, que apila memoria LPDRAM sobre un dado base de lógica. Al ser consultado sobre las propuestas de procesamiento en memoria (PIM) de sus competidores, DeBoer respondió que Micron cuenta con soluciones PIM "en desarrollo y en conversaciones con clientes". Sostuvo que la memoria EIM (edge inference memory) vertical ofrece un ancho de banda y una capacidad sustancialmente mayores, y puede alcanzar un consumo energético menor a través del dado base. El espectro abarca desde dispositivos de borde de subpicolicios por bit hasta HBM. Dado que la tecnología central es en gran medida común, las diferencias se reducen al diseño y la segmentación. Se trata de una apuesta de plataforma, aunque no se especificaron fechas para clientes ni para la generación de ingresos.
NAND: la undécima generación duplica la densidad e introduce variantes de clase IA
Micron se saltará un número de nodo, pasando de G9 a G11, y la define como la NAND más avanzada del mundo. Ofrece el doble de densidad de bits que G9, un objetivo de velocidad de E/S de 1,5 veces superior, menor energía de transferencia de datos, unión oblea con oblea (wafer-on-wafer bonding) y más de 400 capas. Su producción en volumen también arrancará en el segundo semestre de 2027. Los detalles específicos sobre las capas se darán a conocer conforme se acerque el lanzamiento.
Se delinearon dos líneas orientadas a la IA en el ámbito de NAND. La NAND de alto IOPS utiliza diseños basados en celdas de nivel único (SLC) en bloques pequeños para almacenamiento de muy alta velocidad, y constituye una prioridad para los próximos años. La NAND de alto ancho de banda emplea NAND apilada mediante TSV (through-silicon vias) con un dado base de lógica, lo que resulta más costoso y requiere una asociación cercana con el cliente. DeBoer apuntó que se ubicará cerca de la unidad de cómputo, pero no "a lo largo de la línea directa de la GPU, ya que consideramos que eso no tiene mérito". Micron también destacó sus unidades de estado sólido (SSD) para centros de datos con PCIe Gen6, siendo los primeros en el mercado en producción en masa.
La IA en el desarrollo reduce a la mitad los ciclos de diseño
Micron afirmó que las herramientas de IA redujeron en un 50% el tiempo de transferencia de silicio (silicon-to-tape-out) de su nuevo controlador SSD para centros de datos, y en un 60% el tiempo necesario para desarrollar un SSD completo para centros de datos, empleando firmware generado por IA, análisis de causas raíz y agentes inteligentes. DeBoer describió esto como un pilar fundamental para gestionar el volumen creciente de programas personalizados para clientes. Estos son dos ejemplos y no constituyen una métrica a escala de toda la empresa.
I+D a largo plazo y codiseño con clientes
DeBoer señaló una postura de mayor inversión: un compromiso ampliado de Micron Ventures, una iniciativa de litografía avanzada en Albany NanoTech centrada en EUV de alta apertura numérica para DRAM, y una partida previamente anunciada de $10.000 millones a lo largo de 10 años destinada a Micron Research Labs. En cuanto a los clientes, describió un modelo de codiseño "muy diferente a la forma en que interactuábamos con los clientes hace apenas 3 o 4 años", citando un documento técnico (white paper) publicado esa misma mañana junto a Meta sobre LPDDR6 para centros de datos, así como una alianza con WEKA, una empresa que Micron respaldó inicialmente a través de su fondo de capital de riesgo.
No se espera que el contenido de memoria por sistema disminuya
En respuesta a Vivek Arya, de Bank of America, ante la preocupación de que la memoria esté representando la mitad o más de la lista de materiales (BOM) y de que la inferencia pueda requerir menos DRAM que el entrenamiento, DeBoer no admitió ningún cambio en esta tendencia. Los clientes optimizarán los diseños en función de los requisitos mínimos del sistema, y los productos orientados al borde y a modelos pequeños contarán con configuraciones diferentes, pero "más memoria equivale a un mejor rendimiento del sistema". Esta es la perspectiva de un proveedor, y el seminario web no ofreció datos sobre cómo los clientes están sopesando en la práctica los costos frente al contenido de memoria.