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마이크론, 1-eta까지의 평판형 DRAM 로드맵 공개… 4F2 배격하고 수직형 HBM·엣지 인포런스 메모리 신규 플랫폼 도입

기술 및 제품 리더십 웨비나, 2026년 10월 21일

마이크론이 투자자들이 주목할 만한 두 가지 핵심 메시지를 기술 웨비나를 통해 발표했다. 첫째, 회사는 향후 수개 노드에 걸쳐 명확한 평판형(planar) DRAM 미세공정 경로를 확보하고 있으며, 3D DRAM은 고정된 출시일정보다는 비용과 성능 측면에 따라 도입되는 병행 트랙으로 포지셔닝하고 있다고 밝혔다. 둘째, AI 메모리 포트폴리오를 기존의 HBM을 넘어 수직형 HBM, 수직형 엣지 인포런스 메모리, 그리고 두 가지 등급의 AI 전용 낸드(NAND)로 확장하고 있다. 스콧 데보어(Scott DeBoer) 사장 겸 최고기술제품책임자(CTPO)는 회사가 "DRAM과 낸드 모두에서 향후 수년간의 미세공정에 대해 그 어느 때보다 높은 자신감을 갖고 있다"고 밝혔다. 별도의 실적 가이던스는 제공되지 않았다.

마이크론, 4F2 배격하고 3D DRAM을 비즈니스 시점에 맞춘 전환으로 규정

가장 치열했던 기술적 쟁점은 일부 경쟁사들이 추진하고 있는 것으로 알려진 4F2 셀 아키텍처였다. 데보어 사장은 유례없이 직설적인 화법을 구사했다. 마이크론은 4F2를 자체 발명해 약 20년 동안 프로토타이핑을 진행해왔으나 채택하지 않기로 결정했다. 그의 주장은 비트 밀도가 그 아래의 셀 레이아웃이 아니라 커패시터 피치(pitch)에 의해 결정된다는 것이다. 그는 "4F2가 6F2에 비해 실제로 뭔가 이점을 제공한다는 것은 다소 미신에 가깝다. DRAM을 정의하는 것은 커패시터 피치"라며 4F2 논쟁의 일부는 "눈가리고 아웅 하는 격(smoke and mirrors)"이라고 덧붙였다. 그는 4F2가 비용과 복잡성이 더 높은 상태에서 몇 세대 이전 노드로 구현될 수는 있음을 인정하면서도, 현재의 노드를 넘어서면 "결국은 물리학의 문제"이며 근본적인 미세공정 한계 문제로 인해 "4F2 대신 3D DRAM이 도입될 것"이라고 말했다.

3D DRAM에 대해 마이크론은 이 기술이 1-zeta와 1-eta 사이의 로드맵상에 위치하되 병행 트랙으로 진행된다고 밝혔다. 출시 시점은 "마이크론의 비즈니스적 판단에 따를 것"이며, 비용, 복잡성, 소자 성능 측면에서 이상적인 시점에 구현하겠다는 방침이다. 데보어 사장은 DRAM이 "원자적 한계에 근접하고 있다"고 인정하면서도, 마이크론이 여전히 여러 차례의 평판형 노드에 대해 자신감을 갖고 있다고 강조했다. 씨티(Citi)의 아티브 말릭(Atif Malik) 애널리스트는 3D DRAM 대 4F2 업데이트를 이번 발표의 가장 핵심적인 내용으로 꼽았다. 투자자들은 3D DRAM의 구체적 출시 시점이 부재함에 따라 전환 시점이 아직 정량화되지 않았으며, 이는 비용에 대한 경영진의 판단에 좌우된다는 점을 유의해야 한다.

DRAM 로드맵: 1-delta, 2027년 하반기 양산 개시

마이크론 최초로 EUV를 도입한 1-gamma 노드는 현재 대량 생산 중이며 향후 1년간 주력 양산 노드가 될 예정이다. 미국 보이시(Boise) 등지에서 개발 중이며 미국 내 제조 등이 예정된 1-delta 노드는 2027년 하반기 양산을 목표로 하고 있다. 마이크론은 이를 다섯 번째 연속 산업 리더십 노드라고 명명했다. 이 노드는 20대 중반의 퍼센트(%) 수준의 비트 밀도 향상을 제공하며, 비용 절감과 HBM5, 수직형 HBM, 수직형 엣지 인포런스 메모리 최적화에 설계 초점을 맞추고 있다. 웨이퍼 본딩을 사용하는 1-epsilon 노드는 "순조롭게 진행 중"이며, 고개구수(High-NA) EUV와 신소재를 결합하는 1-zeta 및 1-eta의 초기 개발도 진행 중이다.

데보어 사장은 또한 마이크론이 단일 노드 내에서 LP 또는 HBM용으로 최적화된 여러 개의 CMOS 변형을 운영할 것이며, 2020년부터 2030년까지 주어진 누설 전류 조건에서 구동 전류가 약 10배 향상될 것으로 전망했다. 제품 측면에서 LPDDR6는 LP5 대비 35% 개선된 전력 효율을 목표로 하고 있으며, DDR6는 DDR5 대비 2배의 대역폭을 제공하고, 이미 샘플링이 진행된 512기가바이트(GB) DDR5 RDIMM의 후속작으로 1테라바이트(TB) RDIMM이 계획되어 있다.

수직형 HBM으로 새로운 티어 추가, 지속 상승하는 트레이드 비율

표준 및 커스텀 HBM을 넘어 마이크론은 프로세서 바로 위에 메모리를 적층하는 수직형 HBM을 추가하고 있다. 데보어 사장은 그 이점이 "다른 방식으로는 구현하기 힘든" 대역폭과 전력 효율에 있다고 설명했다. 그는 대부분의 시스템이 XPU 주변에 HBM5E를 배치하고 그 위에 수직형 HBM을 결합하는 형태를 취할 것으로 예상했다. 제약 요인은 발열이다. 발열이 심한 프로세서 위에 많은 다이(die)를 적층하는 것은 어렵기 때문에, 적어도 초기에는 용량이 대역폭보다 더 느리게 확장될 것이다. 마이크론은 이미 HBM 베이스 다이의 가장 뜨거운 부분 위에서 "열의 굴뚝" 역할을 하는 히트 스프레더(heat spreader)를 사용하고 있다.

이는 공급 측면에서 중요한 의미를 갖는다. 데보어 사장은 표준 DRAM 대비 HBM의 비트당 필요한 웨이퍼 수를 의미하는 트레이드 비율(trade ratio)이 HBM, 수직형 HBM, 수직형 엣지 인포런스 메모리에 걸쳐 "계속해서 증가하고 있다"고 밝혔다. 수직형 HBM은 적층 구조뿐만 아니라 훨씬 많은 I/O(입출력) 수로 인해 웨이퍼당 다이 수가 줄어들기 때문에 매우 높은 트레이드 비율을 나타낸다. 이는 DRAM 비트 공급에 지속적인 압박이 가해질 것임을 시사하며, 이는 마이크론이 향후 2년 내에 "[메모리 공급이] 균형을 찾는 시기를 보지 못하고 있다"는 산제이 메흐로트라(Sanjay Mehrotra) CEO의 발언과 맥을 같이 한다.

베이스 다이와 관련해 마이크론은 노드명을 밝히지 않은 채, 표준 JEDEC 및 커스텀 HBM 베이스 다이 모두에 파운드리 노드를 사용할 것이라고 확인했다. HBM4는 첨단 공정이 필요하지 않아 "일부 경쟁사들은 이를 사용했지만, 우리의 HBM4는 그러지 않았다"고 언급했으나, HBM4E는 속도와 전력 측면에서 더 진보된 CMOS를 필요로 한다고 밝혔다. 수직형 HBM은 GPU에서 오프로드되는 기능을 더 늘리면서 베이스 다이의 첨단 노드를 유지할 것이다. HBM4는 대량 생산 중이며, 1개 스택이 초당 2.8테라바이트(TB)를 제공한다. 하이브리드 본딩은 단순 발열뿐만 아니라 상호 연결 밀도를 위해 필수적인 것으로 설명되었으나, 대량 생산을 위해서는 여전히 성숙도가 필요한 단계이다.

엣지 인포런스 메모리, PIM(Processing-in-Memory)에 도전장

피지컬 AI 및 엣지를 위해 마이크론은 로직 베이스 다이 위에 LPDRAM을 적층하는 수직형 엣지 인포런스 메모리(vertical edge inference memory)를 개발하고 있다. 동종 업계의 PIM(프로세싱 인 메모리) 접근 방식에 대한 질문에 데보어 사장은 마이크론 역시 PIM 솔루션을 "개발 중이며 고객들과 논의하고 있다"고 답했다. 그는 수직형 EIM(엣지 인포런스 메모리)이 실질적으로 더 높은 대역폭과 용량을 제공하며, 베이스 다이를 통해 더 낮은 전력 소모를 달성할 수 있다고 주장했다. 스펙트럼은 서브 피코줄(sub-picojoule) 수준의 엣지 디바이스부터 HBM에까지 걸쳐 있다. 핵심 기술이 대개 공통적이기 때문에 차이점은 설계와 세분화에 귀결된다. 이는 플랫폼 플레이에 해당하며, 구체적인 고객사나 매출 발생 시점은 공개되지 않았다.

낸드: 제1세대(Gen11)로 밀도 2배 향상 및 AI 등급 변형 제품 도입

마이크론은 노드 번호를 하나 건너뛰어 G9에서 G11로 직행하며, 이를 세계에서 가장 진보된 낸드라고 칭했다. G9 대비 2배의 비트 밀도, 1.5배의 I/O 속도 목표, 더 낮은 데이터 전송 에너지, 웨이퍼 온 웨이퍼(Wafer-on-Wafer) 본딩, 그리고 400단 이상의 적층 수를 제공한다. 이 역시 2027년 하반기에 양산에 돌입한다. 구체적인 단수 세부 사항은 출시 시점에 맞춰 공개될 예정이다.

두 가지 AI 등급 낸드 방향성도 제시됐다. 고-IOPS(High-IOPS) 낸드는 매우 빠른 스토리지를 위해 소형 블록에 SLC 기반 설계를 적용하며 향후 몇 년간 우선순위가 될 것이다. 고대역폭 낸드는 로직 베이스 다이와 결합된 TSV 적층 낸드를 사용하며 비용이 더 많이 들기 때문에 고객과의 파트너십이 필요하다. 데보어 사장은 이 낸드가 연산 장치 근처에 위치하게 될 것이라면서도 "GPU의 핵심 데이터 라인(short line)을 따라 배치되지는 않을 것이다. 그럴 만한 실익이 없다고 보기 때문"이라고 설명했다. 마이크론은 또한 업계 최초로 상용화된 PCIe Gen6 데이터 센터 SSD의 대량 생산 소식을 전했다.

개발 과정의 AI 도입으로 설계 주기를 절반으로 단축

마이크론은 AI 도구를 활용함으로써 신규 데이터 센터 SSD 컨트롤러의 실리콘 테이프아웃(tape-out) 시간을 50% 단축했으며, AI 생성 펌웨어, 근본 원인 분석, 에이전트(agents)를 활용해 전체 데이터 센터 SSD 개발 시간을 60% 단축했다고 밝혔다. 데보어 사장은 이를 고객 맞춤형 프로그램의 증가하는 물량을 처리하기 위한 핵심 요소로 설명했다. 이는 전사적 지표가 아닌 두 가지 사례에 해당한다.

장기 R&D 및 고객 공동 설계

데보어 사장은 한층 강화된 투자 기조를 강조했다. 마이크론 벤처스(Micron Ventures) 투자 약정 확대, DRAM용 고개구수 EUV에 초점을 맞춘 올바니 나노테크(Albany NanoTech)의 첨단 리소그래피 노력, 그리고 앞서 발표된 마이크론 리서치 랩(Micron Research Labs)을 위한 10년간 100억 달러 투자가 그 예다. 고객 협력 측면에서는, 데이터 센터용 LPDDR6에 관해 같은 날 아침 메타(Meta)와 공동 발표한 백서와 마이크론이 벤처 펀드를 통해 최초로 지원했던 기업인 웨카(WEKA)와의 파트너십을 언급하며 "지금으로부터 불과 3~4년 전 고객들과 소통하던 방식과는 매우 다른" 공동 설계(co-design) 모델을 구축하고 있다고 설명했다.

시스템당 메모리 탑재량 감소 전망은 없어

메모리가 전체 부품 원가(BOM)의 절반 이상을 차지하게 되는 점과 인포런스가 트레이닝(학습)에 비해 더 적은 DRAM을 필요로 할 수 있다는 우려에 대한 뱅크오브아메리카(BofA) 비벡 아랴(Vivek Arya)의 질문에 대해, 데보어 사장은 어떠한 기조 변화도 인정하지 않았다. 고객들은 최소 시스템 요구사항을 중심으로 최적화할 것이며 엣지 및 소형 모델 제품은 서로 다른 구성을 갖추겠지만, "더 많은 메모리는 곧 더 나은 시스템 성능을 의미한다"는 것이다. 이는 공급업체의 시각이며, 이번 웨비나는 고객들이 실제로 비용과 메모리 탑재량 사이에서 어떻게 타협하고 있는지에 대한 데이터는 제공하지 않았다.