SemiAnalysis: 인텔 EMIB-T, 첨단 패키징 경쟁서 TSMC와 격차 좁혀… 커스텀 HBM으로 AI 가속기 경제성 재편
ECTC 2026 컨퍼런스, 2026년 7월 2일
올해 개최된 전자부품기술컨퍼런스(ECTC)에서 첨단 패키징 경쟁이 중대한 전환점을 맞았다. 인텔은 EMIB-T 로드맵의 가장 구체적인 청사진을 공개하며, TSMC의 CoWoS 플랫폼 독주 체제를 위협할 수 있는 범프 피치(bump pitch) 성능을 입증했다. 한편, 마벨(Marvell)은 커스텀 HBM에 대한 심층 기술 분석을 통해 가속기 설계자가 메모리 인터페이스가 차지하는 다이 면적의 60%를 회수할 수 있음을 보여주었다. 이는 엔비디아(Nvidia)가 차세대 Feynman 아키텍처 도입을 준비하는 상황에서 GPU 경제성에 지대한 영향을 미칠 전망이다.
인텔 EMIB-T 로드맵, 구글 TPU v9 공략
ECTC에서 인텔의 존재감은 압도적이었다. TSMC가 3편의 논문을 발표하는 데 그친 반면, 인텔은 12편을 발표하며 기술적 내실을 과시했다. 인텔은 레티클(reticle) 크기 실리콘을 두 배로 늘린 패키지에서 36마이크론 범프 피치로 EMIB-T를 구동하는 데 성공했다. 이는 Granite Rapids에 적용된 45마이크론 피치 대비 범프 밀도를 65% 향상시킨 수치다. 더 나아가 인텔은 현재 레티클 4.5배 크기의 실리콘 패키지에 대한 검증을 확대하고 있으며, 2026년 말까지 인증을 완료할 계획이다.
피치 로드맵은 더욱 확장되고 있다. 인텔은 3mm x 18mm 크기의 EMIB-T 브리지 하나를 통해 레티클 크기 다이 2개를 연결하는 25마이크론 범프 피치 테스트 차량을 선보였다. 다만 인텔은 25마이크론 미만에서는 솔더 부피 제약으로 인해 브리지 배선 밀도보다는 범프 형성, 배치 정확도, 조립 수율이 병목 현상의 핵심이 된다고 인정했다.
가장 눈길을 끈 것은 240mm x 240mm 크기의 쿼터 패널(quarter-panel) 시연이었다. 이는 약 67개 레티클 면적에 해당한다. 부스에 전시된 샘플에서는 해당 규모에서 심각한 휨(warpage) 현상이 관찰됐으나, 인텔의 메시지는 명확했다. 인텔은 쿼터 패널 및 풀 패널 차원에서 오버레이 공차를 유지하기 위한 첨단 리소그래피 접근 방식을 평가 중이며, 기판 핸들링과 패널 레벨 패터닝이 여전히 최우선적인 제약 요인임을 시사했다.
EMIB-T 아키텍처 자체도 기존 제품에 탑재된 임베디드 브리지보다 크게 진화했다. 인텔이 공개한 단면도에 따르면 M1과 M2 사이에 MIM(Metal-Insulator-Metal) 커패시터를 통합한 4개의 배선층을 포함해 총 10개의 금속층으로 구성된다. EMIB-T라는 이름의 유래가 된 실리콘 관통 전극(TSV)은 브리지를 통한 수직 전력 공급을 가능하게 하여, 패키지 및 다이 측면 배선을 통해 수평으로 전력이 분산되는 기존 EMIB 대비 DC 전압 강하를 68%에서 80%까지 줄였다.
인텔은 브리지 내 MIM 커패시터의 커패시턴스 밀도가 인텔 18A 공정 기술과 유사한 500nF/mm²라고 밝혔다. 또한 이 커패시터들이 브리지 커패시터가 없는 EMIB-T 패키지 대비 전력 공급 네트워크(PDN) AC 임피던스를 82% 이상 개선하며, HBM4E의 전력 공급 과제를 직접적으로 해결한다고 강조했다.
특히 HBM4E의 경우, 인텔은 12~16Gbps 속도에서 채널 성능을 시뮬레이션했다. 12Gbps에서 수신기 등화(receiver equalization) 없이 약 67%의 유닛 인터벌(UI) 아이 폭(eye width)을 보였으며, 1-tap DFE(decision feedback equalizer) 적용 시 72.5%로 개선되었다. 패드 커패시턴스를 소폭 줄였을 때 모든 테스트 속도에서 UI 아이 폭은 60% 이상을 유지했다.
이러한 발전에도 불구하고 인텔은 여러 측면에서 TSMC에 뒤처져 있다. TSMC는 이미 딥 트렌치 커패시터 통합을 배포했으며, 통합 전압 조정기(IVR)와 능동형 로컬 실리콘 인터커넥트 분야에서 더 앞서 있다. 인텔은 기판 코어 내장형 딥 트렌치 커패시터 개념과 2,500nF/mm²를 초과하는 커패시터 기술을 공개했으나, 아직 양산형 EMIB 제품에는 적용되지 않았다. EMIB-T가 격차를 의미 있게 좁히고는 있지만, 인텔은 여전히 수년간 양산 경험을 쌓아온 생태계를 추격하는 입장이다. 이번 공개는 EMIB-T가 구글의 TPU v9을 겨냥하고 있으며, 인텔이 대형 패키지 AI 가속기 제조 시장에 재진입하기 위한 가장 확실한 경로임을 시사한다.
마벨의 커스텀 HBM, '쇼어라인' 문제 해결
마벨은 ECTC 발표를 통해 2024년 산업 분석가의 날에 처음 언급했던 커스텀 HBM의 패키지 레벨 세부 사항을 구체화했다. 경제적 논리는 냉혹하리만치 명확하다. JEDEC 표준 HBM은 모든 가속기가 표준 PHY를 구현하고 표준화된 패드 배치에 맞춰 매우 넓은 병렬 인터페이스를 배선하도록 강제한다. 패키지가 커지고 HBM 속도가 빨라질수록 이러한 고정된 경계는 쇼어라인(shoreline), 배선 밀도, 전력 공급 및 신호 무결성을 최적화하기 어렵게 만든다.
커스텀 HBM은 DRAM 코어 다이는 그대로 유지하되, 베이스 다이를 첨단 로직 공정으로 제작된 커스텀 버전으로 교체한다. 이 커스텀 베이스 다이는 HBM 컨트롤러, 관리 및 모니터링 기능, 커스텀 로직, 확장 인터페이스를 통합한다. 마벨은 이 방식을 통해 HBM PHY와 관련 로직에 할당되는 호스트 ASIC 면적을 약 60% 줄여, 컴퓨팅, 캐시 또는 I/O를 위한 면적을 확보할 수 있다고 주장한다.
배선 개선 효과도 상당하다. 마벨의 사례는 32Gbps에서 1,024개 채널을 사용하여 4.1TB/s를 달성했는데, 이는 16Gbps에서 2,048비트 JEDEC HBM4E 인터페이스와 동일한 성능이다. 커스텀 인터페이스는 인터포저 채널 길이를 6.5mm에서 1.5mm로 단축하여, 대역폭을 늘리면서도 9개의 배선층과 2마이크론 선폭 및 간격(line and space)을 유지할 수 있게 했다.
마벨은 실리콘 대신 유기 재배선층(RDL) 인터포저를 사용하여 패키징 비용을 절감했다. 유기 RDL은 CoWoS-S의 실리콘 인터포저나 CoWoS-L 및 EMIB-T의 실리콘 브리지보다 훨씬 거친 선폭과 간격으로 제한되기 때문에, 마벨은 대역폭 밀도를 극대화하고 크로스토크를 제어하기 위해 구역별로 맞춤형 차폐 및 배선 패턴을 사용해야 했다.
전략적 영향은 단일 제품을 넘어선다. GTC에서 엔비디아는 Feynman 아키텍처에 커스텀 HBM을 사용할 것이라고 발표했으며, 그 근거는 마벨과 동일하다. 즉, 더 높은 대역폭, 낮은 전력, 그리고 HBM 인터페이스가 차지하는 가속기 다이 면적의 획기적인 감소다. SemiAnalysis는 Rubin GPU 다이 면적의 약 16%가 HBM 관련 로직과 PHY에 할당된 것으로 추정한다. 커스텀 HBM을 통해 엔비디아는 이 부담의 상당 부분을 HBM 베이스 다이로 넘기고, 수익성 높은 컴퓨팅을 위해 실리콘을 회수할 수 있게 된다.
커스텀 HBM은 표준 링크를 넘어선 확장 인터페이스도 가능하게 한다. 모든 메모리 트래픽을 제한된 가속기 다이 쇼어라인을 통해 강제로 통과시키는 대신, 베이스 다이가 보조 메모리 컨트롤러 역할을 하여 더 높은 용량의 저대역폭 LPDDR이나 심지어 제2의 HBM 레이어로 확장할 수 있다. 이 아키텍처는 메모리 용량 확장을 위해 LPDDR을 지원할 AMD의 차기 MI450 및 차세대 MI500 GPU와 직접적으로 관련이 있다.
HBM4E 인터포저 복잡성 두 배 증가
삼성전자의 HBM4E 인터포저 발표는 업계가 직면한 패키징 과제를 수치화했다. HBM4E는 데이터 속도를 12Gbps 이상으로 끌어올리면서 I/O 핀 수를 두 배로 늘려, HBM3E 대비 2배, HBM2 대비 5배 많은 인터포저 층이 필요할 정도로 배선 복잡도를 높인다. 전력 소비량 역시 I/O 수 증가와 데이터 속도 향상으로 인해 HBM3E 대비 86%, HBM2 대비 5.6배 증가할 것으로 예상된다.
삼성은 필요한 층수를 20% 줄일 수 있다고 주장하는 8층 실리콘 인터포저를 제안했다. 이 인터포저는 고속 신호를 차폐하기 위해 2개의 신호와 1개의 접지를 교차 배치하는 방식을 사용하며, 층의 75%를 신호 배선에 할당한다. 설계에는 인텔 EMIB-T MIM 커패시터나 TSMC CoWoS 딥 트렌치 커패시터와 유사한 초고밀도 커패시터가 포함되지만, 이들은 신호 배선에도 많이 사용되는 M1 층에만 배치할 수 있다는 한계가 있다.
배선이 불균형할 경우 커패시터가 인터페이스의 한쪽으로 쏠려 로직과 HBM 사이의 PDN 동작이 불균일해진다. 삼성의 레이아웃은 M1과 다른 층에 걸쳐 배선을 재분배함으로써 커패시터가 전체 인터페이스에 고르게 배치되도록 하여, PDN 임피던스와 전압 노이즈를 줄이면서도 배선 밀도를 관리 가능한 수준으로 유지한다.
삼성은 하이브리드 본딩과 관련한 HBM 열 문제도 다루었다. 16단 HBM에서는 열 저항이 허용 범위 내에 있지만, 향후 20단 및 24단 HBM으로 넘어가면 새로운 접근 방식이 필요하다. 삼성은 2개의 GPU 다이와 8개의 HBM 스택을 갖춘 엔비디아 Blackwell과 유사한 2.5D GPU 패키지에서 열 압착 본딩과 하이브리드 구리 본딩을 비교했다. 하이브리드 구리 본딩을 사용했을 때 HBM 내부 열 저항은 공랭 시 12.2%, 수랭 시 12.9% 감소했다. 전체 HBM 열 저항은 공랭 시 3.5%, 수랭 시 7.7% 감소했다.
하이브리드 구리 본딩은 열 네트워크의 일부만 해결하기 때문에 열 개선 효과는 불균일하다. 삼성은 경로를 내부 저항, 시스템 레벨 저항, GPU-HBM 간 크로스토크로 분리했다. 내부 저항과 크로스토크는 각각 약 12.5%, 9.8% 감소했지만, 열 인터페이스 소재(TIM)와 냉각을 포함한 시스템 레벨 저항은 약 2.3% 증가했다.
메모리 집약적 워크로드나 메모리 컨트롤러와 로직이 베이스 다이로 이동하는 커스텀 HBM 구현에서처럼 베이스 다이 전력이 증가할수록 GPU-HBM 간 열 크로스토크가 전체 열 저항에서 차지하는 비중은 베이스 다이 전력 기준 13%에서 3배 증가 시 5%로 줄어든다. 삼성은 하이브리드 구리 본딩으로 전환하면 패키지 전력이 일정할 때 유입 온도를 1~2°C 높이거나, 온도가 일정할 때 패키지 전력을 약 4% 높일 수 있으며, 냉각 전력은 약 7% 절감할 수 있을 것으로 추정한다.
미세유체 냉각으로 5kW 패키지 구현
TSMC는 4개의 SoC 다이와 8개의 HBM 스택을 갖춘 3.3배 레티클 인터포저를 사용하여 CoWoS-R 기반의 대형 GPU 테스트 차량에서 직접 실리콘 냉각(direct-to-silicon cooling) 기술을 시연했다. TSMC는 뚜껑(lid)이 있는 콜드 플레이트 패키지, 뚜껑 없는 콜드 플레이트 패키지, 그리고 SoC 다이 뒷면에 마이크로필러를 직접 형성한 마이크로필러 직접 실리콘 냉각 방식 등 세 가지를 비교했다.
기존 냉각 방식에서 뚜껑이 있는 패키지는 1.9~2.3kW를, 뚜껑 없는 패키지는 2.5~3.0kW를 방열했다. 두 솔루션 모두 4L/min 이상의 유량에서는 TIM이 병목 현상을 일으켜 포화 상태에 도달했다. 반면 마이크로필러 테스트 차량은 2L/min에서 뚜껑 없는 콜드 플레이트 결과와 일치했고, 유량이 높아질수록 성능이 앞서 4L/min에서 4kW, 8L/min에서 5.3kW를 방열했다. 전체 테스트 차량에 걸쳐 TSMC는 5kW 이상의 균일한 방열 성능을 기록했다.
마이크로소프트(Microsoft)는 마이크로필러 대신 GPU 실리콘에 직접 식각한 직선형 마이크로채널을 사용하는 다른 접근 방식을 취했다. 더 중요한 점은 마이크로소프트가 열 테스트 차량이 아닌 실제 엔비디아 GH200 GPU에서 테스트를 진행하여 실제 열 분포와 핫스팟을 더 정확하게 포착했다는 점이다. 마이크로소프트는 HPCG, HPL 등 다양한 컴퓨팅 및 메모리 부하 특성을 가진 워크로드를 테스트했다.
이러한 워크로드 전반에서 마이크로소프트는 1L/min 유량에서 GPU의 접합부-유입구(junction-to-inlet) 열 저항이 51~60% 낮아졌다고 보고했다. HBM은 여전히 콜드 플레이트와 TIM을 통해 냉각되었기 때문에 27~37% 개선에 그쳤다. 전체적으로 패키지는 50%의 열 저항 감소를 달성했다.
마이크로소프트는 데이터센터 배포에 필수적인 신뢰성 데이터도 제공했다. 6개월 동안 약 4,370회의 관찰 중 잠재적인 막힘 현상은 9건에 불과했다. 이 비율은 시간이 지남에 따라 감소했는데, 이는 초기 설치 후 불안정기를 거쳐 안정적인 운영 기간으로 접어들었음을 시사한다. 6개월 후에도 마이크로채널 내 실리콘 침식은 측정되지 않았다. 노드 레벨에서 GH200은 3주간의 반복적인 벤치마킹을 성공적으로 완료한 후 1주일간 안정적인 패키지 전력으로 연속 가동되었다. 마이크로소프트는 현재 클러스터 레벨의 평균 고장 간격(MTBF)과 가용성을 테스트 중이다.
마벨과 Lightmatter, 광학 인터커넥트 추진
마벨은 올해 초 Celestial AI 인수를 통해 확보한 광학 멀티 칩 인터커넥트 브리지(OMIB)와 포토닉 패브릭에 대한 발표를 통해 완전한 포토닉 인터포저보다 실용적인 단기적 접근 방식을 제시했다. 수율 문제가 있는 다중 레티클 포토닉 인터포저를 제작하는 대신, 마벨은 필요한 곳에만 유기 RDL 인터포저에 포토닉 집적 회로(PIC)를 내장하고 다른 영역에는 전기적 브리지를 사용한다.
PIC가 RDL에 내장되면 몰딩 후 격자 결합기(grating coupler)가 차단되기 때문에, 마벨은 몰딩 전 격자 영역 위에 실리콘 또는 유리 광학 블록을 배치하여 광섬유 어레이 유닛을 부착할 수 있는 상단 표면까지의 광 경로를 유지한다. 마벨의 OMIB 테스트 차량은 1개의 주 XPU 다이와 6개의 EIC 다이를 상단에 배치하고, 인터포저 내부에 6개의 PIC, 6개의 전기적 브리지, 12개의 딥 트렌치 커패시터 다이를 내장했다. 약 2배 레티클 크기의 RDL 인터포저는 2마이크론 선폭 및 간격의 4개 층을 사용한다.
마벨은 지연 시간과 홉(hop) 수를 줄이기 위해 광학 칩-투-칩 인터커넥트를 갖춘 개념적 멀티 다이 XPU를 선보였다. 마벨은 동일한 브리지로 패키지 내 다이-투-다이 링크와 외부 광학 인터커넥트를 모두 배선할 수 있어 OMIB가 쇼어라인 제한을 제거한다고 주장한다. 이 방식의 대역폭 밀도는 1.8Tbps/mm²에 달한다.
단기적으로는 TSMC의 COUPE와 같이 수직으로 적층된 광학 엔진이 OMIB 방식이나 완전한 포토닉 인터포저보다 구현 가능성이 높다. 마벨은 50마이크론 피치의 마이크로범프를 사용하여 EIC와 PIC를 연결한 뒤, 이 엔진을 패키지 기판이나 인터포저에 실장한다. 기판 구성은 130마이크론 C4 피치의 UCIe-S와 유사한 병렬 버스를 사용할 수 있고, 인터포저 구성은 40~45마이크론 피치의 UCIe-A 인터페이스를 사용할 수 있다. 마벨은 단순성과 우수한 열 격리 특성 때문에 기판 방식을 선호한다.
마벨은 5nm EIC(TSMC N5 공정 추정)를 사용한 광학 엔진을 테스트했으며, 양방향으로 각각 224Gbps를 지원하는 56Gbps 송수신 쌍 4개를 탑재했다. 이 설계는 다른 기업들이 선호하는 마이크로 링 변조기 대신 전기 흡수 변조기(EAM)를 사용했는데, 이는 열 안정성이 뛰어나고 작동 파장 범위가 넓기 때문이다. 이러한 장점에도 불구하고 SemiAnalysis는 EAM이 대규모 양산에는 어려움이 있을 것으로 보고 있다.
마벨은 또한 기판 위 UCIe-S와 실리콘 인터포저 위 및 실리콘 브리지 위 UCIe-A로 연결된 광학 엔진의 열 특성을 비교했다. XPU 풀 부하 시 PIC 온도는 기판 위에서 5°C 미만으로 상승한 반면, 인터포저 위에서는 약 25°C, 브리지 위에서는 약 20°C 상승했다. 유기 기판의 낮은 열전도율과 상대적으로 큰 밀리미터 단위의 에어 갭이 PIC를 격리하기 때문이다. 두 UCIe-A 구성 모두에서 XPU에 근접한 미세 피치 실리콘은 저저항 열 경로를 제공한다.
열 과도 현상은 XPU 전력 상태 변경 후 약 30ms 이내에 발생한다. PIC는 유기 기판에서 초당 약 10°C씩 가열되는 반면, 브리지에서는 초당 약 100°C, 인터포저에서는 초당 약 120°C씩 가열된다. 마벨은 EAM 바이어스 전압을 이러한 변화를 추적할 수 있을 만큼 전자적으로 빠르게 조정할 수 있다고 주장하는 반면, 링 변조기는 더 느린 시상수(time constant)에 제약을 받는 히터 및 피드백 루프가 필요하다.
Lightmatter는 Passage M1000에서 다중 레티클 포토닉 인터포저와 ASIC 칩렛을 통합하기 위한 조립 공정, 광섬유 부착 및 패키징 결과를 더 심층적으로 다루었다. 테스트 차량은 칩-온-웨이퍼 조립을 사용하여 15개의 ASIC 칩렛을 4타일 M1000 인터포저에 부착했다. SemiAnalysis는 이 인터포저의 크기를 약 2,100mm²로 추정하는데, 이는 Hot Chips 2025에서 공개된 4,000mm² 8타일 구성의 절반 수준이다.
이 크기의 실리콘 인터포저를 유기 기판에 부착하면 심각한 휨 현상이 발생한다. 모듈은 260°C 리플로우 온도에서 약 59마이크론의 휨을 보였고, 실온으로 냉각 후 약 56마이크론의 휨을 기록했다. 118마이크론 두께의 인터포저와 약 176마이크론 피치의 C4 범프를 고려할 때 이는 접합부 형성을 저해할 수 있는 수준이다. Lightmatter는 부착 중 기판을 평평하게 유지하기 위해 자기 고정 장치를 사용했으며, 95% 이상의 전기적 조립 수율과 패키지 전반에 걸쳐 양호한 마이크로범프 및 C4 접합부를 보고했다.
Lightmatter는 각각 170W를 방열하는 4개의 독립 전원 사분면을 갖춘 열 테스트 칩을 사용하여 369mm² 활성 영역 전반에 걸쳐 1.47W/mm²의 전력 밀도를 기록했다. 이 전력에서 포토닉 인터포저는 25°C 냉각수를 1kW당 1.8L/min으로 흘려보냈을 때 약 100°C에 도달했다. 이는 3개 레티클에 가까운 ASIC 실리콘 전반에 걸쳐 900W 이상을 설계된 패키지에서 집중된 테스트 칩 영역의 680W를 냉각할 수 있음을 입증한다.
하이브리드 본딩, 450nm 피치 도달
하이브리드 구리 본딩의 진전은 본딩 온도를 낮추면서 극도로 평탄하고 깨끗한 인터페이스를 유지하는 지속적인 과제를 해결하기 위한 두 가지 재료 접근 방식에 집중되었다. 첫 번째는 유기 유전체를 사용하는 방식으로, 기계적 유연성이 입자 및 표면 거칠기에 대한 허용 오차를 높이고 본딩 응력을 줄여준다. 미쓰이화학(Mitsui Chemicals)과 ASE는 200°C 및 10마이크론 피치에서 압력이 필요 없는 구리-폴리머 본딩을 시연했다. TOK와 NYCU는 150°C에서 10초 본딩 공정을 시연했으며, 200°C에서 본딩된 샘플은 신뢰성 테스트 전반에 걸쳐 안정적인 저항을 유지했다.
두 번째 접근 방식은 미세 입자 구리를 사용하는 것이다. 더 높은 입자 경계 밀도가 저온에서 구리 확산을 가속화하고, 이후 입자 성장을 통해 전도성을 높인다. 인텔은 미세 입자 구리와 저온 유전체 스택을 결합하여 175°C 및 200°C 어닐링 후 균일한 웨이퍼 본딩을 달성했다. 전기적 수율은 3개 샘플 중 2개에서 약 60%였으나, 인텔은 테스트 차량 및 프로빙 한계로 인해 이는 하한치라고 설명했다. 이 실험은 해당 기술이 목표로 하는 다이-투-웨이퍼 공정이 아닌 웨이퍼-투-웨이퍼 테스트 차량을 사용했다.
가장 공격적인 피치는 Applied Materials와 EV Group이 선보인 450nm 피치 웨이퍼-투-웨이퍼 본딩으로, 2,000만 개 링크 체인에서 98%의 수율을 달성했다. 실패 분석 결과 오픈 링크는 구리 인터페이스의 탄소가 풍부한 벤조트리아졸 잔류물과 관련된 것으로 나타났다. PVD TaN 및 Ta 배리어 스택은 수율을 크게 향상시켰다. CEA-Leti는 플라즈마 활성화 없이 100°C 어닐링 후 97% 이상의 수율을 별도로 달성했다.
이러한 결과들은 피치와 본딩 온도를 낮추기 위해서는 구리, 유전체, CMP(화학적 기계적 연마), 표면 처리 및 어닐링이 휨과 균열 없이 하이브리드 본딩을 달성하도록 공동 최적화되어야 함을 보여준다. 재료 공급업체와 장비 업체의 지속적인 개선을 통해 2027년부터는 본딩 후 수율이 향상될 것으로 기대된다.
유리 기판 발전 중이나 SeWaRe는 미해결
유리 기판에 대한 관심은 올해 ECTC에서 혁신적인 논문이 줄어들면서 다소 희미해졌다. 미해결 과제는 여전히 RDL 응력 하에서 다이싱된 유리 가장자리에서 시작되는 측면 균열인 SeWaRe다. 조지아 공대(Georgia Tech)는 실험적으로 고장을 특성화했고, 코닝(Corning)은 유한 요소 해석, 페리다이내믹스, 분석적 파괴 역학을 사용하여 전파를 모델링했다. 그 결과 단단한 구리 층은 균열을 유리 중간면으로 유도하는 반면, 유연한 폴리머 층은 균열 경로를 변경함을 보여주었다. 코닝은 또한 낮은 열팽창계수(CTE) 폴리머와 적절한 유리를 조합하면 고장 위험을 줄일 수 있음을 발견했다.
STATS ChipPAC은 대형 유리 코어 패키지의 조립 및 신뢰성을 조사했다. 74mm x 74mm 유리 코어 패키지는 가장자리 코팅 없이는 모든 테스트 구간에서 실패했으나, 가장자리 코팅을 적용한 패키지는 이상 없이 조립 및 신뢰성 테스트를 완료했다. 가장자리 코팅은 또한 코팅되지 않은 유리 코어 패키지 대비 휨을 33.5% 감소시켰다. 빌드업 풀백(pull-back)과 가장자리 코팅은 신뢰할 수 있는 유리 코어 기판 조립을 위한 필수 요건으로 자리 잡고 있다.
긍정적인 측면으로, 인텔은 업계 최초로 510mm x 515mm, 24층 유리 코어 패널을 시연했다. 이 패널은 완전히 구리로 채워진 유리 관통 전극(TGV), 2개의 내장 EMIB 브리지, TGV 사이에 공동 형성된 광 도파관을 특징으로 한다. 인텔 부스에 전시된 이 대형 프로토타입은 기존 유기 기판 라인에서 처리되었으며, 개별 단위는 열 충격 테스트 후 SeWaRe가 발생하지 않았다. OSAT 업체인 앰코(Amkor)와 STATS ChipPAC은 유기 기판 대비 더 얇은 유리 코어로 30~40% 낮은 기판 레벨 휨을 측정했으나, 조립 결함과 TGV 충진 문제는 공정이 아직 미성숙함을 보여준다. 유리는 실질적인 진전을 이루고 있지만, 올해의 데이터는 여전히 대량 생산보다는 제조 개발 단계에 머물러 있음을 뒷받침한다.
RDL, 1마이크론 선폭 및 간격에 근접
패키지 크기가 커짐에도 불구하고 RDL 선폭 및 간격은 계속 줄어들고 있으며, 이는 주로 미래의 ASIC-to-ASIC 및 ASIC-to-HBM 링크를 위해 최대 64Gbps 속도를 지원하는 UCIe 3.0에 의해 주도된다. 로드맵은 2015년경 10마이크론에서 현재 2마이크론으로 발전했으며, 1마이크론이 다음 목표로 부상했다. 서브마이크론 시대로 진입하려면 RDL 배선 아키텍처와 제조 공정 모두에 중대한 변화가 필요하며, 공정은 세미 애디티브 도금(semi-additive plating)에서 2마이크론 미만 구리를 위한 다마신(damascene) 방식으로 전환될 것이다. 여기서 CMP 평탄화와 저수축 유전체가 핵심적인 관문 단계가 된다.
레조낙(Resonac)은 폴리머 다마신과 패널 CMP를 사용하여 320mm x 320mm 유리 패널에 4층 비아-앤-트렌치 구조를 포함한 2마이크론 선폭 및 간격을 형성했다. 아이멕(Imec)과 후지필름(Fujifilm)은 300mm 웨이퍼에서 다마신 공정을 1마이크론 선폭 및 간격까지 끌어올렸다. 우시오(Ushio)는 510mm x 515mm 풀 패널을 덮는 16번의 노광을 통해 스티칭 없이 18개 레티클 필드에 걸쳐 1.5마이크론 선폭 및 간격을 해결했다. 스미토모 베이클라이트(Sumitomo Bakelite)와 조지아 공대는 200°C의 비교적 낮은 온도에서 4%의 경화 수축률만을 보이는 완전히 이미드화된 액체 유전체와 미세한 2마이크론 선폭 및 간격을 선보였다.
가장 앞선 RDL 제조업체인 TSMC는 GUC와 협력하여 CoWoS-R 플랫폼의 단기적 한계로 여겨지는 8층 RDL 스케일링 연구를 발표했다. GUC는 TSMC N3 공정으로 제작되어 8층 CoWoS-R RDL에 통합된 64비트 UCIe-A 인터페이스를 통합하기 위한 STCO 기반 설계 및 검증 흐름을 시연했다. STCO 프레임워크는 크로스토크와 스큐를 제어하기 위해 접지-신호-접지(GSG) 인터리브 전송선을 사용하며, 시뮬레이션 결과 C4 측 통합 수동 소자(IPD)가 국부적인 디커플링을 제공하고 칩렛 마이크로범프의 전압 변동을 줄여줌을 보여준다.
이 설계는 45마이크론 범프 피치에서 64비트, 10열 UCIe-A 인터페이스를 통해 16~36Gbps를 목표로 한다. 신호 트레이스는 6개 층에 걸쳐 2마이크론 선폭 및 간격으로 배선되었으며, 7번째 층은 전력 공급을 위해 예약되었다. 테스트 칩은 32Gbps에서 0.77 UI의 온다이 아이 폭을 달성했으며, 시뮬레이션에서는 36Gbps에서 0.74 UI의 아이 폭을 보였다. 이러한 결과는 유기 인터포저가 이기종 칩렛 시스템의 신호 및 전력 무결성 요구 사항을 충족할 수 있음을 입증한다.