SemiAnalysis: SMIC N+3 bereikt TSMC N6-dichtheid door agressieve DUV multi-patterning, maar prestatie- en efficiëntiekloof blijft groot
Teardown van Huawei Kirin 9030 op 14 juni 2026
SemiAnalysis heeft zijn teardown-engineeringlab officieel geopend met een uitgebreide reverse engineering van SMIC's N+3-procesnode in de Kirin 9030 van Huawei. Hieruit blijkt dat de Chinese foundry een minimale metaalpitch van 32,5 nm bereikt door extreme design-technology co-optimization, wat ongeveer 10% compacter is dan de 36 nm pitch van Intel 18A in Panther Lake. Deze kopregel, hoewel technisch correct, maskeert een complexere realiteit: SMIC bereikt een logische dichtheid die gelijkwaardig is aan TSMC N6 van 113,4 miljoen transistors per vierkante millimeter zonder EUV-lithografie, maar betaalt daarvoor een hoge prijs in procescomplexiteit, kosten en prestaties per watt.
Procesdichtheid bereikt door complexiteit, niet door geavanceerde apparatuur
De teardown laat zien hoe ver een foundry die uitsluitend op DUV vertrouwt, de halfgeleiderproductie kan oprekken onder exportbeperkingen. SMIC gebruikt self-aligned quadruple patterning voor zijn M0 lokale interconnect-laag op een pitch van 32,5 nm, vergeleken met de meer ontspannen self-aligned double patterning van TSMC N6 op circa 40 nm. Deze agressieve multi-patterning-aanpak vereist aanzienlijk meer maskeerlagen en introduceert een verhoogde overlay-gevoeligheid, wat direct leidt tot hogere productiekosten en procesrisico's.
Op het niveau van de standaardcel bereikt SMIC een celhoogte van 228 nm met een contacted gate pitch van 57 nm, wat overeenkomt met de afmetingen van TSMC N6. De dichtheidswinst komt voort uit agressieve design-technology co-optimization boosters, waaronder contact-over-active-gate, single diffusion break en fin depopulation tot twee vinnen per transistor. SMIC gebruikt ook een ongebruikelijke 3:2 metaal-tot-gate-verhouding voor zijn M1-laag, wat extra routeringsflexibiliteit biedt ten koste van layout-complexiteit. Deze verhouding is grotendeels uit de gratie geraakt bij geavanceerde nodes; TSMC stapte er na N3B vanaf en Intel na zijn 10nm-familie, al blijft Samsung het wel gebruiken.
De analyse van het fin-profiel onthult dat SMIC zijn FinFET-structuren naar hogere aspectratio's heeft geduwd dan TSMC N6, met een gemeten ratio van 9,5:1 tegenover 7,8:1, en minder afronding aan de bovenzijde. Hoewel dit theoretisch de elektrostatische controle en de effectieve kanaalbreedte verbetert, maken hogere en smallere vinnen op krappere pitches de productie aanzienlijk moeilijker en kwetsbaarder.
Prestaties lopen meerdere generaties achter op vlaggenschepen
De werkelijke prestaties van de Kirin 9030 leggen de kloof bloot tussen het behalen van dichtheid en het leveren van competitieve power-performance-area-metrieken. De prime core van Huawei levert integer-prestaties die per klokslag ruwweg vergelijkbaar zijn met het Cortex-X2-ontwerp van Arm uit 2021, maar de Firestorm-core van Apple's M1 uit 2020 blijft 35% beter per klokslag en 57% sneller in absolute termen bij een vergelijkbaar stroomverbruik van 4,5W. Huidige geavanceerde ontwerpen vergroten de kloof aanzienlijk: de M5 P-core van Apple vertoont 60% hogere prestaties per klokslag en is 2,7 keer sneller in absolute termen, terwijl de C1 Ultra van Arm 45% hogere prestaties per klokslag en tweemaal de absolute prestaties laat zien.
Het efficiëntietekort is nog schrijnender. De efficiëntiekernen van Apple leveren 20% hogere integer-prestaties bij een verbruik van slechts 1W, vergeleken met 4,5W voor de prime core van Huawei. Dit nadeel van vierenhalf keer het stroomverbruik bij lagere prestaties weerspiegelt direct de kloof tussen SMIC N+3 en geavanceerde nodes zoals TSMC N3P, die superieure voltage-frequency-curves en grotere effectieve transistorbudgetten bieden.
De GPU-prestaties laten de grootste winst zien voor Huawei; de Maleoon 935 grafische processor presteert 70% sneller in 3DMark Wild Life Extreme ten opzichte van de vorige generatie. De toevoeging van hardware-versnelde ray tracing brengt de chip ruwweg op gelijke hoogte met oudere vlaggenschepen zoals de A16 van Apple en de Exynos 2200 van Samsung. Huidige vlaggenschip-processors van Qualcomm en MediaTek blijven echter 2,4 tot 3,7 keer sneller, afhankelijk van de workload.
SRAM-schaling toont procesvolwassenheid, onthult 8T-celstrategie
De teardown bracht een SRAM-celontwerp met acht transistors in de GPU aan het licht, wat wijst op een meer op stabiliteit gerichte aanpak dan de gebruikelijke implementatie met zes transistors. De 8T-configuratie voegt twee transistors toe om een toegewezen leespoort te vormen, waardoor read-disturb-problemen worden geëlimineerd en agressievere prestatie-tuning mogelijk is. De gemeten bitcelgrootte van 0,0463 vierkante micron vertaalt zich naar een theoretische dichtheid van 21,6 megabit per vierkante millimeter.
SemiAnalysis schat dat een standaard 6T high-density-cel 0,0260 vierkante micron zou meten op SMIC N+3, wat het in de buurt brengt van Samsung 7LPP/5LPP en iets onder TSMC N7/N6 plaatst. Dit vertegenwoordigt een oppervlakteverkleining van ongeveer 19% van N+2 naar N+3, wat nauw aansluit bij de logische krimp en wijst op een relatief schone SRAM-schaling. De cache op systeemniveau bereikte 25,5 megabit per vierkante millimeter, ofwel 66% van de theoretische maximale dichtheid na correctie voor randcircuits.
Materiaalstack toont volwassen integratie met bekende knelpunten
Energy-dispersive X-ray spectroscopy-analyse toont aan dat SMIC een industriestandaard metaalstack gebruikt met tantaalnitride-barrières, kobalt-liners en -caps, en koperen interconnects in de lokale lagen. De kritieke source-drain-contacten gebruiken kobalt met wolfraam-plugs erboven, een geloofwaardige, zij het niet baanbrekende aanpak. Intel en TSMC hebben diverse metallisatieschema's onderzocht op dit contactniveau, wat het grootste knelpunt in weerstand vormt bij moderne chips naarmate de afmetingen krimpen.
De ingebedde silicium-germanium PMOS source-drains lijken goed geïntegreerd, met een duidelijke concentratie van germanium in de EDS-kaarten. Deze strain-engineeringtechniek is sinds de 45nm-nodes de industriestandaard en weerspiegelt een volwassen procescontrole. De M0-laag vertoont echter zichtbare afwijkingen ten opzichte van toonaangevende foundries, waaronder een duidelijke liner-blowout bij de alumina etch-stop-laag. Hoewel dit een bewuste poging kan zijn om de onderste kritieke dimensie te vergroten gezien de scherpe tapsheid, wijst het op de integratie-uitdagingen van extreme multi-patterning.
Packaging toont standaard mobiele implementatie met regionale toeleveringsketen
De Kirin 9030 gebruikt een conventionele geïntegreerde package-on-package-constructie met LPDDR5X-geheugen gestapeld boven op een organische redistribution layer-interposer. De geheugenconfiguratie varieert per model; de Pro bevat 12GB Samsung LPDDR5X-9600, gefabriceerd op Samsung's 1a-procesnode, terwijl in Pro Max-units zowel Samsung- als CXMT-packages werden aangetroffen. De CXMT-dies vertonen afmetingen die consistent zijn met een dichtheid van ongeveer 0,3 gigabit per vierkante millimeter op het G4-proces van het bedrijf, ruwweg gelijkwaardig aan de 1z-generatie van andere fabrikanten.
Het package blijft volledig organisch zonder silicium-interposer, een kosteneffectieve aanpak die de thermische uitzettingscoëfficiënt afstemt op de printplaat en onnodige kosten vermijdt voor de bandbreedtevereisten van een mobiele processor. X-ray-tomografie onthulde mogelijke thermische koperen pilaren met een pitch van circa 253 micron en een diameter van 80 micron, hoewel functionele bevestiging aanvullend onderzoek zou vereisen.
Toekomstige roadmap wijst op backside-contacten en verticale stapeling
SemiAnalysis projecteert dat een theoretische N+4-node de celhoogte zou kunnen reduceren tot 198 nm en de contacted gate pitch tot 54 nm door verdere aanscherping van de metaallagen en mogelijke adoptie van single-diffusion-grid spacing-reductie. Dit zou leiden tot ongeveer 137,8 miljoen transistors per vierkante millimeter, op gelijke hoogte met TSMC N5 of Samsung SF4. Elke incrementele stap voegt echter cumulatieve moeilijkheidsgraad toe, waarbij meer lagen quadruple patterning en krappere overlay-budgetten vereisen.
Voorbij N+4 zouden zinvolle dichtheidswinsten waarschijnlijk backside-contacten vereisen, waarbij stroomroutering en source-drain-contacten naar de achterzijde van de wafer worden verplaatst om congestie aan de voorzijde te verminderen. SemiAnalysis schat dat dit een celhoogte van 170 nm en 163,6 miljoen transistors per vierkante millimeter mogelijk zou maken, gelijk aan de high-performance library-dichtheid van Intel 18A. De integratiecomplexiteit neemt bij deze aanpak scherp toe, aangezien het nieuwe processtromen vereist voor backside-alignment, wafer-dunning, contact-reveal en backside-metallisatie.
LogicFolding-strategie van Huawei richt zich op systeemoptimalisatie
De tau-schalingswet van Huawei, onthuld op ISCAS 2026, vertegenwoordigt een fundamentele strategische verschuiving van concurreren op planaire transistordichtheid naar het optimaliseren van de totale systeemlatentie door verticale integratie. De LogicFolding-implementatie splitst logische blokken over meerdere actieve dies die face-to-face zijn verbonden op een ultra-fijne pitch, waarbij de verbindingsinterface effectief wordt behandeld als een extra metaallaag om kritieke paden te verkorten en buffer-overhead te verminderen.
De roadmap van Huawei mikt op frequenties voor prime cores die stijgen van 2,75 GHz in de huidige Kirin 9030 naar ongeveer 5 GHz in 2031, met tussenliggende ontwerpen op 3,1 en 3,39 GHz die al in het lab worden getest. Dit vertegenwoordigt een pad naar prestatieherstel dat niet afhankelijk is van toegang tot EUV-lithografie. Het bedrijf claimt tegen 2031 een dichtheid te bereiken die gelijkwaardig is aan foundry 14A, hoewel deze metriek transistors per package-oppervlakte meet in plaats van per die-oppervlakte, wat directe vergelijkingen met foundry-nodes problematisch maakt.
Toepassing van Huawei's methodologie op AMD's MI450X met een N2 top-die op een N3P-basis zou in 2026 leiden tot 460,2 miljoen transistors per vierkante millimeter, aanzienlijk hoger dan het doel van 295 miljoen van Huawei in 2031. Dit onderstreept dat de dichtheidsmetriek stapeling incorporeert in plaats van een pure prestatie van procestechnologie te vertegenwoordigen. De aanpak is oprechte system-technology co-optimization, maar de cijfers vereisen een zorgvuldige interpretatie.
Exportcontroles veranderden het optimalisatieprobleem zonder vooruitgang te stoppen
De teardown toont aan dat EUV-beperkingen een ander ontwikkelingspad hebben afgedwongen in plaats van de Chinese halfgeleidercapaciteiten te bevriezen. SMIC bereikt een vergelijkbare dichtheid als de volwassen N6-node van TSMC door een aanzienlijk hogere procescomplexiteit en kosten. De Kirin 9030 presteert vergelijkbaar met drie jaar oude Android-vlaggenschepen, terwijl deze op aanzienlijke afstand blijft van huidige ontwerpen in zowel prestaties als efficiëntie.
De strategische implicaties reiken verder dan een enkele chip of bedrijf. SMIC licentieert N+2- en N+3-processen aan HLMC en Hua Hong op aanwijzing van de overheid, waardoor productie-expertise over het binnenlandse ecosysteem wordt verspreid. Als deze processen worden ingezet in Ascend AI-accelerators, T-Head-ontwerpen van Alibaba of Cambricon-chips voor ByteDance, neemt de effectiviteit van sancties tegen individuele bedrijven af naarmate de capaciteiten zich verspreiden.
Het beeld van de design-tooling laat parallelle vooruitgang zien. Huawei opereert zonder toegang tot westerse EDA-tools van Synopsys en Cadence, nadat het op de Amerikaanse zwarte lijst bleef staan tijdens de korte EDA-beperkingsperiode in 2025 en de daaropvolgende opheffing. Onderzoekers aan de Peking University kondigden onlangs prototype EDA-tools aan die specifiek zijn voor de LogicFolding-architectuur, waarvoor nieuwe flows voor multilayer-layout en floorplanning vereist zijn. Dit vertegenwoordigt ecosysteemontwikkeling die verder gaat dan enkel het kopiëren van bestaande benaderingen.
SemiAnalysis betreedt teardown-markt met geavanceerde labcapaciteiten
De publieke lancering van het SemiAnalysis Teardown Engineering and Evaluation Lab vormt directe concurrentie voor TechInsights, dat decennialang een vrijwel onbetwiste marktpositie genoot terwijl het in handen was van private equity en momenteel te koop wordt aangeboden. SemiAnalysis rapporteert een hogere omzet dan TechInsights, ondanks het feit dat het opereert zonder durfkapitaal of private equity en pas zes jaar geleden werd opgericht. Het bedrijf stelt dat zijn door oprichters geleide structuur snellere besluitvorming mogelijk maakt en de mogelijkheid biedt om teardowns van klantchips publiekelijk vrij te geven, terwijl betaald werk zich richt op datacentercomponenten.
De capaciteiten van het lab omvatten transmissie-elektronenmicroscopie met gerichte dwarsdoorsneden door logische en geheugenregio's, energy-dispersive X-ray spectroscopy voor materiaalsamenstellingsanalyse en X-ray-tomografie voor niet-destructieve driedimensionale package-imaging. Het bedrijf heeft al omzet gegenereerd met teardowns van geavanceerde datacenterchips, waaronder reverse engineering van een COUPE CPO-optische engine met EIC 3D-stack van een grote TSMC-klant, hoewel de naam van de klant niet is bekendgemaakt.
De timing vormt een strategische uitdaging voor TechInsights, dat op zoek is naar een koper terwijl het geconfronteerd wordt met nieuwe concurrentie in een markt die historisch wordt gekenmerkt door hoge toetredingsdrempels vanwege apparatuurkosten en technische expertisevereisten. SemiAnalysis geeft aan het lab agressief op te schalen en benadrukt dat het bevindingen vrijer kan publiceren dankzij zijn onafhankelijke eigendomsstructuur.