美光規劃平麵 DRAM 藍圖至 1-Eta 世代，捨棄 4F2 並推出垂直式 HBM 與邊緣推論記憶體為全新產品平台
技術與產品領導地位網路研討會，2026 年 10 月 21 日
美光（Micron）於日前的技術網路研討會上，向投資人釋出兩大關鍵訊息。首先，該公司表示看見了平面 DRAM（planar DRAM）在未來數個製程節點清晰的微縮路徑，並將 3D DRAM 定位為平行發展的軌道，未來將基於成本與效能考量推出，而非設定固定的導入時間點。其次，美光正將其 AI 記憶體產品組合自現今的 HBM（高頻寬記憶體）進一步擴展，涵蓋垂直式 HBM、垂直式邊緣推論記憶體，以及兩大類專為 AI 設計的 NAND 快閃記憶體。總裁暨技術與產品長 Scott DeBoer 表示，公司對「DRAM 與 NAND 接下來數年的微縮進展，擁有近年來最強烈的信心。」會中並未提供財務預測。
美光捨棄 4F2 架構，將 3D DRAM 定調為視商業時機而定的轉型
備受爭議的技術焦點為 4F2 電池架構，據報導部分競爭對手正積極投入此方向。DeBoer 的態度罕見地直言不諱。美光其實早在約二十年前就已發明 4F2 並完成原型製作，但最終選擇不予採用。他的論點在於，位元密度是由電容間距（capacitor pitch）所決定，而非底層的記憶胞佈局。「4F2 相比於 6F2 其實沒有實質優勢，這多少是個迷思。決定 DRAM 的是電容間距，」他並補充指出，關於 4F2 的部分爭論不過是「煙霧彈」。他坦言 4F2 可以在較舊的幾個製程節點、以更高的成本與複雜度來製造，但在現今的製程節點之後，「這就是物理定律的展現」，基本的微縮難題「最終將引導業界走向 3D DRAM，而非 4F2。」
在 3D DRAM 方面，美光指出該技術已列入 1-zeta 與 1-eta 之間的技術藍圖，但屬於平行發展路徑。推出時機「將取決於美光的商業決策」，公司將在最符合成本、複雜度與元件效能效益時才進行導入。DeBoer 坦承 DRAM 已「接近原子極限」，但強調美光對未來多個平面製程節點深具信心。花旗集團（Citi）分析師 Atif Malik 點出，關於 3D DRAM 與 4F2 的最新說明是本次簡報的最重要結論。投資人應留意，3D DRAM 缺乏具體時間表意味著轉型時機尚未量化，且這完全取決於管理階層對成本的判斷。
DRAM 技術藍圖：1-Delta 預計 2027 年下半年量產
1-gamma 製程節點是美光首度導入 EUV（極紫外光）的製程，目前已進入大規模量產，並將成為未來一年內的主力量產節點。正於愛達荷州波伊西（Boise）研發、並規劃於美國本土等多處廠房製造的 1-delta 製程節點，目標是在 2027 年下半年量產。美光稱這是其連續第五個具備產業領導地位的製程節點。該節點預計可實現百分之二十幾中段的位元密度提升，設計重點在於成本控制，以及針對 HBM5、垂直式 HBM 和垂直式邊緣推論記憶體的優化。採用晶圓接合（wafer bonding）技術的 1-epsilon 製程節點「正在順利推進中」，而結合高數值孔徑（High-NA）EUV 與新材料的 1-zeta 與 1-eta 早期研發工作也已展開。
DeBoer 同時指出，美光將在單一製程節點內運作多種 CMOS 變體，分別針對 LP（低功耗）或 HBM 用途進行調校，並預估從 2020 年到 2030 年，在固定漏電流的情況下，驅動電流（drive current）可提升約 10 倍。在產品方面，LPDDR6 的目標是比 LP5 降低 35% 的功耗，DDR6 的頻寬則是 DDR5 的 2 倍，同時美光也規劃推出 1TB 的 RDIMM，作為已出樣品的 512GB DDR5 RDIMM 之後繼產品。
垂直式 HBM 開拓全新層級，晶圓消耗比持續攀升
除了標準與客製化 HBM 之外，美光正新增垂直式 HBM，將記憶體直接配置在處理器正上方。DeBoer 表示，此舉帶來的頻寬與功耗優勢是「用其他方式難以達到的」。他預期大多數系統將會在 XPU 週邊配置 HBM5E，並在上方疊加垂直式 HBM。其瓶頸在於熱能管理。在發熱的處理器上方堆疊多個晶圓裸晶（die）相當困難，因此容量的擴增速度將比頻寬來得慢，至少在初期是如此。美光目前已採用一種熱擴散器，在 HBM 基底裸晶（base die）最熱的區域上方充當「排熱煙囪」。
這對供應鏈帶來的影響至關重要。DeBoer 表示，針對 HBM、垂直式 HBM 與垂直式邊緣推論記憶體，其「貿易比」（trade ratio，即每產生一單位的 HBM 位元所需的晶圓數量與標準 DRAM 相比）「持續增加」。垂直式 HBM 由於堆疊效應以及其龐大的 I/O（輸入/輸出）數量大幅降低了單片晶圓的裸晶產出，因而具備極高的貿易比。這暗示 DRAM 位元供應將持續承受壓力，呼應了他先前引述執行長Sanjay Mehrotra的觀點——美光「看不出（記憶體）供需在未來兩年內會達到平衡」的時間點。
在基底裸晶方面，美光證實標準 JEDEC 與客製化 HBM 的基底裸晶皆將採用晶圓代工廠的製程節點，但未透露具體製程。美光表示 HBM4 不需要先進製程，「有些競爭對手用了，但我們的 HBM4 沒有」，不過 HBM4E 為了追求速度與功耗，確實需要更先進的 CMOS 製程。垂直式 HBM 將在基底裸晶中保留先進製程，並將更多功能從 GPU 卸載出來。HBM4 目前正在大規模量產中，單一堆疊可提供每秒 2.8TB 的傳輸速率。混合接合（hybrid bonding）被形容為實現互連密度的關鍵，不單單是為了解決散熱問題，儘管這項技術要達到大規模量產水準仍需時間成熟。
邊緣推論記憶體挑戰記憶體內算力架構
針對實體 AI 與邊緣運算，美光正在開發垂直式邊緣推論記憶體（vertical edge inference memory），將 LPDRAM 堆疊在邏輯基底裸晶上。當被問及同業採用的記憶體內算力（PIM）方法時，DeBoer 表示美光的 PIM 方案也「正在進行中，並與客戶洽談」。他主張，垂直式 EIM 能提供顯著更高的頻寬與容量，且透過基底裸晶設計可實現更低的功耗。技術應用範圍涵蓋次皮焦耳每位元（sub-picojoule-per-bit）的邊緣裝置一直到 HBM。由於核心技術大同小異，差異主要取決於設計與市場區隔。這是一項平台策略，但會中未透露具體客戶或營收實現的時間點。
NAND：Gen11 密度倍增並導入 AI 級變體
美光將跳過一個世代編號，直接從 G9 邁向 G11，並稱其為全球最先進的 NAND 快閃記憶體。其位元密度達到 G9 的兩倍，I/O 速度目標提升 1.5 倍，具備更低的資料傳輸能耗、晶圓對晶圓（wafer-on-wafer）接合技術，層數更超過 400 層。該產品同樣預計在 2027 年下半年量產。詳細的層數規格將在接近上市時公布。
會中並規劃了兩種 AI 級 NAND 的發展方向。高 IOPS NAND 採用基於 SLC 的設計並應用於小型區塊中，以實現極高速的儲存，是未來幾年內的優先發展項目。高頻寬 NAND 則採用透過矽穿孔（TSV）堆疊的 NAND 並結合邏輯基底裸晶，成本較高，需要與客戶建立夥伴關係。DeBoer 表示，此類產品將配置在鄰近運算單元的位置，但「不會緊鄰 GPU 的短邊線路，因為我們認為這樣做沒有價值。」美光亦提及已領先市場量產 PCIe Gen6 資料中心 SSD。
開發流程導入 AI，縮短一半設計週期
美光表示，透過採用 AI 生成韌體、根本原因分析（root cause analysis）以及 AI 代理（agents），AI 工具使其新款資料中心 SSD 控制器的晶片至光罩完工（tape-out）時間縮短了 50%，開發整顆資料中心 SSD 的時間則縮短了 60%。DeBoer 形容這是應對日益增加的客戶客製化專案規模的核心關鍵。這僅是兩個範例，並非全公司的平均指標。
長線研發與客戶共同設計
DeBoer 指出美光正採取更積極的投資姿態：擴大 Micron Ventures 的投入規模、在 Albany NanoTech 設立專注於 DRAM 高數值孔徑 EUV 的先進微影技術研發計畫，以及先前宣布在 10 年內投入 100 億美元的美光實驗室（Micron Research Labs）。在客戶合作方面，他形容現行的共同設計模式「與我們三、四年前和客戶互動的方式截然不同」，並舉例說明同一天稍早與 Meta 共同發布關於資料中心 LPDDR6 的白皮書，以及與 WEKA（美光創投早期支持的公司）的合作夥伴關係。
預期系統記憶體配置比重不致下降
針對美國銀行（Bank of America）分析師 Vivek Arya 提出關於記憶體佔整體物料清單（BOM）比例過半、以及推論所需 DRAM 可能少於訓練的擔憂，DeBoer 並未妥協或認為趨勢會改變。客戶將圍繞最低系統需求進行優化，邊緣與小模型產品也會有不同的配置，但「更多的記憶體確實等於更好的系統效能」。這是供應商的觀點，而該場網路研討會並未提供關於客戶實際如何在成本與記憶體容量之間進行權衡的數據。